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AR# 53245

Vivado - タイミング シミュレーション用に生成されたネットリストが UNISIM ベースのネットリストのように見える

説明

インプリメンテーション後に write_verilog -mode timesim を実行して、タイミング シミュレーションに使用する Verilog ネットリストを書き出しました。

ところが、それが UNISIM コンポーネント ベースになっています。

SIMPRIM ライブラリがタイミング シミュレーションで参照されるのに、どうしてこのようになっているのですか。

ソリューション

Vivado では、Verilog の SIMPRIM および UNISIM ライブラリ コンポーネントがタイミング アノテーション専用の追加ブロックと一緒に 1 つの UNISIM コンポーネントに置き換えられています。

これは、UNISIM ソース コードの `ifdef XIL_TIMING でイネーブルにされます。

SIMPRIMS_VER は Verilog SIMPRIM がマップされる論理ライブラリ名です。

ISE の場合、SIMPRIM ライブラリ コンポーネントに UNISIM コンポーネントへの別の名前 (頭に X_ が付く) が含まれます。

アンサー レコード リファレンス

マスター アンサー レコード

AR# 53245
日付 12/16/2014
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite
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