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AR# 53299

MIG 7 Series - [System Clock] を [No Buffer]、[Reference Clock] を [Use System Clock] に設定すると、MIG で合成中にエラーが発生する

説明

問題のあったバージョン : v1.7
修正バージョン : (ザイリンクス アンサー 45195) を参照

MIG 7 Series で [System Clock] を [No Buffer]、[Reference Clock] を [Use System Clock] に設定すると、合成中にエラーが発生し、次のようなメッセージが表示されます。

ERROR:HDLCompiler:69 - "......\mig_7series_v1_6\user_design\rtl\mig_7series_v1_7.vhd" Line 960: <clk_ref_p> is not declared.
ERROR:HDLCompiler:69 - ".......\mig_7series_v1_6\user_design\rtl\mig_7series_v1_7.vhd" Line 961: <clk_ref_n> is not declared.
ERROR:HDLCompiler:854 - ".......\mig_7series_v1_6\user_design\rtl\mig_7series_v1_7.vhd" Line 496: Unit <arch_mig_7series_v1_6> ignored due to previous errors.

ソリューション

[System Clock] を [No Buffer]、[Reference Clock] を [Use System Clock] に設定すると、このエラー メッセージが表示され、

MIG は、システム クロックおよび基準クロックに対して I/O またはバッファーなしでデザインを生成します。

システム クロックおよび基準クロックが手動で宣言されていない場合、mig_7series_v1_7_iodelay_ctrl モジュールに基準クロックを供給する必要があるため、合成エラーが発生します。

[System Clock] を [No Buffer]、[Reference Clock] を [Use System Clock] に設定する場合は、mig_7series_v1_7 モジュールで sys_clk_p/n および clk_ref_p/n 信号を宣言する必要があります。

MIG 1.9 から、この情報を『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) に追加する予定です。

AR# 53299
日付 08/13/2014
ステータス アクティブ
種類 一般
デバイス
  • Kintex-7
  • Virtex-7
IP
  • MIG 7 Series
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