説明

ソリューション

このエラーは、通常 VHDL モジュールが最上位 Verilog/VHDL ファイルに正しくインスタンシエートされていない場合に発生します。 

次は、そのコード例です。

インスタンス dff_vhdl が正しく宣言されていないことがわかります。 

インスタンス名がありません。 

これにより、次のようなエラー メッセージが表示されます。

Starting static elaboration
ERROR:HDLCompiler:1654 - "C:/Users/ppopescu/Desktop/hydra_PP/mixed_verilog_vhdl_example/sources/encapsulated_mixed_code.v" Line 20: Instantiating <(null)> from unknown module <dff_vhdl>
ERROR:Simulator:778 - Static elaboration of top level Verilog design unit(s) in library work failed 

コードを次のように変更すると、問題なく実行されるようになります。