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AR# 53350

ISE Simulator - 「ERROR:HDLCompiler:1654 - Instantiating <(null)> from unknown module <****>」というエラー メッセージが表示される

説明

このアンサーでは、次のようなエラーが発生する原因とその回避策について説明します。

Starting static elaboration
ERROR:HDLCompiler:1654 - "C:/Users/ppopescu/Desktop/hydra_PP/mixed_verilog_vhdl_example/sources/encapsulated_mixed_code.v" Line 20: Instantiating <(null)> from unknown module <dff_vhdl>
ERROR:Simulator:778 - Static elaboration of top level Verilog design unit(s) in library work failed 


ソリューション

このエラーは、通常 VHDL モジュールが最上位 Verilog/VHDL ファイルに正しくインスタンシエートされていない場合に発生します。 


次は、そのコード例です。

module example(
    input clk,
    input in,
    output out
    );

 

wire q1d2;

 
dff_vhdl
   (
   .clock(clk),
   .data_in(q1d2),
   .data_out(out)
   );

endmodule

 

インスタンス dff_vhdl が正しく宣言されていないことがわかります。 

インスタンス名がありません。 

これにより、次のようなエラー メッセージが表示されます。

Starting static elaboration
ERROR:HDLCompiler:1654 - "C:/Users/ppopescu/Desktop/hydra_PP/mixed_verilog_vhdl_example/sources/encapsulated_mixed_code.v" Line 20: Instantiating <(null)> from unknown module <dff_vhdl>
ERROR:Simulator:778 - Static elaboration of top level Verilog design unit(s) in library work failed 

コードを次のように変更すると、問題なく実行されるようになります。

module example(
    input clk,
    input in,
    output out
    );
  
wire q1d2;
  
dff_vhdl dff_vhdl_instance   (
   .clock(clk),
   .data_in(q1d2),
   .data_out(out)
   );

endmodule
AR# 53350
日付 07/25/2014
ステータス アクティブ
種類 一般
ツール