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AR# 53376

MIG 7 Series - Vivado 2012.4 の [Open IP Example Design] 機能で発生する可能性のある問題とその回避策

説明

問題のあったバージョン : v1.8a
修正バージョン : (ザイリンクス アンサー 45195) を参照

Vivado ツールには [Open IP Example Design] 機能があり、IP のサンプル デザインを使用して Vivado プロジェクトを自動的に作成できます。このフローは MIG 7 Series でサポートされています。この機能を 2012.4 ツールで使用した場合、問題が発生する可能性があります。このアンサーでは、この問題の詳細と回避策を説明します。

ソリューション

デバッグ信号がイネーブル

MIG 7 Series ツールでデバッグ信号をイネーブルにした場合、ChipScope コアがサンプル デザインの Vivado プロジェクトに自動的に追加されるはずですが、2012.4 ツールでは追加されず、ブラック ボックスが見つからないというエラー メッセージが表示されます。

回避策 :  サンプル デザインの Vivado プロジェクトに ChipScope コアを手動で追加します。Vivado Tcl コンソールで次のコマンドを使用し、ChipScope コアを手動で追加できます。

set_property used_in_synthesis false [ get_file ddr_icon.xdc] 
set _xcopath  [ get_property IP_DIR [ get_ips my_mig ]]/[get_property name [ get_ips my_mig ]]/example_design/par/;
注記 : 「my_mig」はインスタンス名です。ターゲット プロジェクトのインスタンス名に置き換えてください。
import_ip -file $_xcopath/ddr_icon_cg.xco -name ddr_icon ;
import_ip -file $_xcopath/ddr_ila_basic_cg.xco -name ddr_ila_basic  ;
import_ip -file $_xcopath/ddr_ila_wrpath_cg.xco -name ddr_ila_wrpath ;
import_ip -file $_xcopath/ddr_ila_rdpath_cg.xco -name ddr_ila_rdpath ;
import_ip -file $_xcopath/ddr_vio_sync_async_out72_cg.xco -name ddr_vio_sync_async_out72 ;
import_ip -file $_xcopath/ddr_vio_async_in_sync_out_cg.xco -name  ddr_vio_async_in_sync_out ;

クリティカル警告

サンプル デザインの Vivado プロジェクトをインプリメントする場合、クリティカル警告が次のピンに対して出力される可能性があります。このクリティカル警告メッセージは、Tcl コンソールで次のような Tcl コマンドを実行して回避できます (「my_mig」をプロジェクトのインスタンス名に置き換える)。

     set_property IS_ENABLED 0 [get_files -of [get_property IP_FILE [  get_ips my_mig]] */[get_property name [get_ips my_mig]].xdc]

または、このクリティカル警告を引き起こしている特定ピンに関する制約を次のようにコメントアウトして、クリティカル警告を回避することもできます。

DDR3/DDR2 デザイン

sys_rst ピンと最上位ポートの間に IBUF が挿入されるため、ユーザー デザイン XDC の sys_rst ピンに対してクリティカル警告が発生します。

回避策 :  次の場所にあるユーザー XDC で sys_rst LOC および IOSTANDARD 制約をコメントアウトします。

<path of project..my_mig>/example_project/my_mig_example/my_mig_example.srcs/sources_1/ip/my_mig/my_mig/user_design/constraints
       #set_property IOSTANDARD LVCMOS25 [get_ports {sys_rst}]
       #set_property LOC <AD29> [get_ports {sys_rst}]

MIG v1.9 の場合、これらのクリティカル警告は、IBUF とすべての配置制約を正しく挿入すると、sys_rst ピンが MIG 7 Series ツールで選択されたかどうかによって、デフォルトの MIG デザインで何も変更しなくても回避されます。

QDRII+ マルチコントローラー デザイン

ピンとパッドの間に OBUF が挿入されるため、ユーザー デザインの XDCの qdriip_dll_off_n ピンに対してクリティカル警告が表示されます。

回避策 :  次の場所にあるユーザー デザイン XDC でコントローラー 0 の C0_qdriip_dll_off_n 制約をコメントアウトします。

<path of project..my_mig>/example_project/my_mig_example/my_mig_example.srcs/sources_1/ip/my_mig/my_mig/user_design/constraints
       #set_property SLEW FAST [get_ports {c0_qdriip_dll_off_n}]
       #set_property IOSTANDARD HSTL_I [get_ports {c0_qdriip_dll_off_n}]
       #set_property LOC N34 [get_ports {c0_qdriip_dll_off_n}]

AR# 53376
日付 04/09/2013
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex-7
  • Virtex-7
  • Artix-7
ツール
  • Vivado - 2012.3
IP
  • MIG 7 Series
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