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MIG 7 Series DDR3 のデザイン アドバイザリ - v1.7 および v1.8 に必要なキャリブレーション パッチ

説明

問題のあったバージョン : MIG 7 Series v1.7
修正バージョン : (ザイリンクス アンサー 45195) を参照

MIG 7 Series 3/DDR デザインには、プロセスの変動または連続リセットによりキャリブレーション エラーが発生する可能性があるため、キャリブレーションのアップデートが必要です。このアンサーでは、このキャリブレーション アップデートについて説明し、MIG 7 Series v1.7 および v1.8 デザイン用のパッチへのリンクを示します。v1.8 に移行することが推奨されますが、このアンサーの v1.7 パッチを適用していれば v1.8 に移行する必要はありません。

ソリューション

OCLKDELAY キャリブレーション アップデート

背景 : v1.7 OCLKDELAY キャリブレーション アルゴリズムでは、Phaser_OUT の初期タップ値 30 が使用され、エッジ検出の前に約 90 度のシフト開始点が適用されます。これにより、アルゴリズムで 90 ~ 180 度の立ち上がりウィンドウに書き込み DQS が配置されます。このアルゴリズムは、エッジ検出のみを使用します。
ar52573_old_ocal.JPG

このアルゴリズムの問題は、90 ~ 180 度のウィンドウがプロセスの変動に対して十分でないことです。

発生する可能性のあるエラー : 90 ~ 180 度のウィンドウに DQS 開始点が含まれない場合に、キャリブレーション エラー (書き込みキャリブレーション エラー) が発生します。

修正 : 新しい OCLKDELAY キャリブレーション アルゴリズムでは、Phaser_OUT の初期タップ値が 30 タップから周波数に基づく値に変更され、初期サンプリング範囲が 90 ~ 225 度に拡張されています。また、既存のエッジ検出を改善するため、パターン検出が追加されています。
ar52573_new_ocal.JPG

この新しいアルゴリズムでは、7 シリーズ シリコンのすべてのリビジョンにおけるすべてのプロセス変動が網羅されます。ddr_phy_oclkdelay_cal および ddr_mc_phy_wrapper モジュールがアップデートされています。このアンサーの最後にある ZIP ファイルに、アップデートされた RTL と、MIG 7 Series v1.7 または v1.8 で生成されたデザインにこのファイルを含める手順が含まれています。

PRBS キャリブレーション アップデート

背景 : MIG 7 Series v1.7 の PRBS リード レベリング RTL に、phy_if_empty および reseed_prbs_r 信号が同時にアサートされるコーナー ケースが含まれていません。 これにより、ddr_prbs_gen.v モジュールで生成される比較データが DRAM から戻される読み出しデータと同期しなくなります。

発生する可能性のあるエラー : このコーナー ケースが発生すると、最終的な PRBS タップ値が不正になり、受信したデータ ポスト キャリブレーションでビット タイム シフトが発生します。このコーナー ケースのエラーは、連続する複数のリセット (500 ~ 1000 のリセット) により発生します。

修正 : MIG 7 Series v1.8 デザインには、デフォルトで RTL アップデートが含まれています。v1.7 パッチには、アップデートされた RTL と、MIG 7 Series v1.7 で生成されたデザインにこのファイルを含める手順が含まれています。

ライト レベリング キャリブレーション アップデート

背景 : ライト レベリング アルゴリズムは、一部のリセットで DQS を CK の立ち下がりエッジにアライメントします。これが実行されると、MIG v1.8 以前のライト レベリング アルゴリズムで 0 を検出する期間 (7 個の 0) が十分でなく、ノイズ領域にある 1 が 0 から 1 への遷移と認識され、ライト レベリングが不正に完了してしまいます。

発生する可能性のあるエラー : この不正なエッジ検出により、DRAM に対して発行された書き込みで tDQSS 違反が発生し、書き込みデータがポスト キャリブレーションでエラーとなります。

修正 : ライト レベリング アルゴリズムがアップデートされ、0 を検出する期間が延長され (7 個の 0 から 14 個の 0)、CK の立ち下がりエッジ付近で 0 から 1 の遷移が不正に検出されないように修正されています。この修正には ddr_phy_wrlvl モジュールへのアップデートも含まれ、v1.7 および v1.8 のパッチに含まれています。

注記 : EDK および MPMC デザインにこのパッチを適用するには、$XILINX$\EDK\hw\XilinxProcessorIPLib\pcores\axi_7series_ddrx_v1_06_a\hdl\verilog にあるファイルを、このパッチに含まれているファイルと置き換えます。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
mig_v1_8_calibration_patch.zip 32 KB ZIP
mig_v1_7_calibration_patch.zip 43 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
53962 Virtex-7 FPGA VC707 評価キットのデザイン アドバイザリのマスター アンサー N/A N/A
AR# 53420
日付 04/10/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
IP