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Vivado Design Suite で Artix-7 FPGA ベース ターゲット リファレンス デザインを実行すると、10 個のパスが -0.478ns の TSN および -0.034 ns の WPWS のパルス違反でセットアップ違反になります。さらに調査すると、ワースト パスの遅延合計が 95% 配線でした。この問題の回避策を教えてください。
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