AR# 53431

MIG 7 Series DDR2 - ネイティブ Vivado IP フローで生成されたサンプル デザインを xsim を使用してシミュレートすると、双方向信号に X が表示される

説明

問題のあったバージョン : 1.8.a
修正されたバージョン : (ザイリンクス アンサー 45195) 参照

Vivado IP フローで生成された DDR2 MIG 7 Series デザインを XSim を使用してシミュレートすると、双方向信号に X が表示されるのですが、同じデザインを ModelSim や ISim などほかのシミュレータでシミュレートすると問題はありません。 

これはこのアンサーで説明されている XSIM での問題が原因で発生します。

ソリューション

背景 : example_design/sim/sim_tb_top.v テストベンチに、次の RTL が含まれます。

     in gen_mem_extrabits 
      .dm_rdqs ({ddr2_dm_sdram[DM_WIDTH-1],ddr2_dm_sdram[DM_WIDTH-1]}),
      .dq ({ddr2_dq_sdram[DQ_WIDTH-1:(DQ_WIDTH-8)], ddr2_dq_sdram[DQ_WIDTH-1:(DQ_WIDTH-8)]}),
      .dqs ({ddr2_dqs_p_sdram[DQS_WIDTH-1], ddr2_dqs_p_sdram[DQS_WIDTH-1]}),
      .dqs_n ({ddr2_dqs_n_sdram[DQS_WIDTH-1], ddr2_dqs_n_sdram[DQS_WIDTH-1]}),

XSim ではこのタイプのコンストラクトが現時点ではサポートされていないため、双方向信号に X が表示されます。 

回避策 : ISim または ModelSim を使用してください。

AR# 53431
日付 08/14/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP