AR# 53439

説明

問題の発生したバージョン : v1.8
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 45195) を参照

MIG 7 Series RLDRAM II v1.8/v1.8a デザインをインプリメントすると、次のようにコンフィギュレーションしている場合に読み出しレベリング ステージ 2 キャリブレーションでエラーが発生することがあります。

       DATA_WIDTH=18;
       SIM_BYPASS_INIT_CAL=FAST;

T1 および T2 バイト レーンがデータに使用されます。

ソリューション

データ バイトがバンクの T1 および T2 バイト レーンに割り当てられている場合、T1 と T2 バイト レーンで使用可能なピンがデータ ビットと読み出しストローブによりすべて使用され、書き込みストローブが T3 または T0 に配置されます。 この場合、MIG で DATA_CTL_B# のピン配置パラメーターが不正に 4'b0110 に定義され、キャリブレーションの読み出しレベリング ステージ 2 でエラーが発生します。この問題を回避するには、書き込みストローブ (DK) が T3 または T0 のどちらに配置されているかによって、# のピン配置パラメーターを次のように定義します。

DK が T3 に配置されている場合 :

DATA_CTL_B#           = 4'b1110;

DK が T0 に配置されている場合 :

DATA_CTL_B#           = 4'b0111;

ピン配置パラメーターの詳細は、『7 シリーズ FPGA メモリ インターフェイス ソリューション v1.7 ユーザー ガイド』 (UG586) を参照してください。

改訂履歴
2012/12/18 - 初版