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AR# 53466

Spartan-6 FPGA Triple Rate SDI v1.0 - Spartan-6 Triple Rate SDI コアの制約を作成する方法


デザインで Spartan-6 FPGA Triple Rate SDI v1.0 を使用しようとしているのですが、このコアで提供されている UCF ファイルに構文エラーがあります。 これを修正し、Spartan-6 Tripe Rate SDI コアに正しい制約を作成するには、どのようにしたらいいのでしょうか。

UCF ファイルのマルチ サイクル パスは次のようになっています。

NET */FRM/dly_reg* TNM = frm_in;
TIMEGRP frm_ffs = FFS ("*/FRM/*") frm_out;
TIMESPEC TS_rx1_frm_sd = FROM frm_in THRU frm_sd_thru TO frm_ffs 54 MHz;
TIMEGRP test_dest = FFS (*/FRM/offset_reg*); TIMESPEC TS_test = THRU test_thru TO test_dest 54 MHz; # These constraints relax the timing on the DRU, used for SD-SDI This path # only has to run at SD-SDI clock rate of 74.25 MHz. # TIMEGRP dru_ffs = FFS (*/DRU*/*); TIMESPEC TS_dru_ffs = TO dru_ffs 74.25 MHz;

ただし、frm_sd_thru と test_thru は、UCF ファイル内ではどこにも定義されていません。


これはこのコア バージョンでの既知の問題です。

この問題を回避するには、XAPP 1076 リファレンス デザインから制約を取ることができます。

LogiCORE IP Spartan-6 FPGA Triple-Rate SDI のリリース ノートおよび既知の問題のリストは、(ザイリンクス アンサー 42805) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
42805 LogiCORE IP Spartan-6 FPGA Triple-Rate SDI (Serial Digital Interface) - リリース ノートおよび既知の問題 N/A N/A
AR# 53466
日付 01/30/2014
ステータス アクティブ
種類 一般
  • Spartan-6 LXT
  • Spartan-6 FPGA Triple-Rate SDI