問題のあったバージョン : 3.92
修正されたバージョン : (ザイリンクス アンサー 50642) 参照
MIG Virtex-6 DDR2 デザインでは、DDR2_EARLY_CS パラメーターを使用して UDIMM デザインにおける CS を 1 サイクル分進めています。
しかし、CK_WIDTH<5 および DQ_WIDTH>=64 のとき、RTL によってコンポーネント デザインの CS が不正に早められてしまいます。
これは、4 つの x16 コンポーネントを使用する 64 ビット DDR2 インターフェイスなどで発生します。
この問題はハードウェアでのキャリブレーションの読み出しレベリング ステージで確認されており、読み出しレベリング ステージ 1 のパターン リードバックが不正となります。
スコープの計測結果から、残りの DDR2 コマンドと比較して CS が 1 サイクル分早くアサートされていることがわかります。
DDR2_EARLY_CS は example_design/rtl/phy/phy_top.v/.vhd または user_design/rtl/phy/phy_top.v/.vhd ファイルでは次のように代入されています。
localparam DDR2_EARLY_CS = ((CLK_PERIOD < 10000) & ( DQ_WIDTH >= 64) &
(CK_WIDTH < 5) & (DRAM_TYPE == "DDR2") &
(REG_CTRL == "OFF"));
この問題は、次のようにパラメーター代入を変更すると回避できます。
localparam DDR2_EARLY_CS = ((CLK_PERIOD < 10000) & ( DQ_WIDTH >= 64) &
(CK_WIDTH < 4) & (DRAM_TYPE == "DDR2") &
(REG_CTRL == "OFF"));
AR# 53701 | |
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日付 | 08/18/2014 |
ステータス | アクティブ |
種類 | 既知の問題 |
デバイス | |
IP |