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AR# 53744

14.4 - System Generator - EDK にエクスポートするとビッグ エンディアンの信号が作成される

説明

System Generator で EDK pcore を作成すると、pcore 内のベクターがビッグ エンディアンでコンフィギュレーションされます。 

次はその例です。

PORT S_AXI_ACLK = "", DIR = I, SIGIS = CLK, BUS = S_AXI
PORT S_AXI_ARESETN = ARESETN, DIR = I, SIGIS = RST, BUS = S_AXI
PORT S_AXI_AWADDR = AWADDR, DIR = I, VEC = [(C_S_AXI_ADDR_WIDTH-1):0], ENDIAN = LITTLE, BUS = S_AXI
PORT S_AXI_AWVALID = AWVALID, DIR = I, BUS = S_AXI
PORT S_AXI_WDATA = WDATA, DIR = I, VEC = [(C_S_AXI_DATA_WIDTH-1):0], ENDIAN = LITTLE, BUS = S_AXI
PORT S_AXI_WSTRB = WSTRB, DIR = I, VEC = [((C_S_AXI_DATA_WIDTH/8)-1):0], ENDIAN = LITTLE, BUS = S_AXI
PORT S_AXI_WVALID = WVALID, DIR = I, BUS = S_AXI
PORT S_AXI_BREADY = BREADY, DIR = I, BUS = S_AXI

S_AXI_WDATA に VEC = [(C_S_AXI_DATA_WIDTH-1):0] が割り当てられます。
System Generator で EDK pcore にエクスポートすると、AXI インターフェイスが次のように生成されます。
 
PORT s_axi_araddr = araddr, VEC = [0:(32-1)], BUS = S_AXI, DIR = IN
PORT s_axi_arburst = arburst, VEC = [0:(2-1)], BUS = S_AXI, DIR = IN
PORT s_axi_arcache = arcache, VEC = [0:(4-1)], BUS = S_AXI, DIR = IN
PORT s_axi_arid = arid, VEC = [0:(C_S_AXI_ID_WIDTH-1)], BUS = S_AXI, DIR = IN
PORT s_axi_arlen = arlen, VEC = [0:(8-1)], BUS = S_AXI, DIR = IN
s_axi_arddr に VEC = [0:(32-1)] が割り当てられます。すべてのベクターでこのようになります。  EDK ウィザードの pcores は DOWNTO を使用しますが、System Generator の pcore は TO を使用します。

ソリューション

これは、System Generator での既知の問題で、EDK pcore はビッグ エンディアンとしてエクスポートされます。これは、PLBv4.6 および FSL バスとの互換性を維持するためのものです。

この問題を回避するには、System Generator で生成した pcore を AXI リトル エンディアン システムで使用する場合、HDL および MPD でベクター コンポーネントのエンディアンネスを変更し、EDK で生成された pcore と同じになるようにする必要があります。

この問題は ISE System Generator 14.6 で修正されており、このバージョンのツールを使用することを推奨します。

Windows 64 ビット プラットフォーム用のパッチも提供されています。(ザイリンクス アンサー 56214) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
56214 System Generator for DSP v14.5 - 既知の問題を修正するためのパッチ アップデート N/A N/A
AR# 53744
日付 07/11/2013
ステータス アクティブ
種類 一般
ツール
  • System Generator for DSP
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