2. サポート
  3. AR# 5374: 1.5i SP2 Virtex PAR - ABNORMAL PROGRAM TERMINATION when all IOBs in design are locked and the design contains SelectIO IOBs.
  4. AR# 53747: Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 - GTH での RXCDR_CFG 属性が間違っているためリンクが機能しない

AR# 53747

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 - GTH での RXCDR_CFG 属性が間違っているためリンクが機能しない

説明

問題の発生したバージョン : v1.4
シリコン リビジョン : GES のみ
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 47441) を参照

速度が Gen3 の PCI Express Gen3 v1.4 のある GES シリコンをターゲットにすると、GTH の RXCDR_CFG 設定が間違っているためにリンクが機能しません。この問題は PCI Express Gen3 v1.3 コアのあるプロダクション シリコンでは見られませんでした。

注記 : 上記の「バージョン」は、問題が最初に発生したバージョンです。 問題はそれより以前のバージョンでも発生していた可能性はありますが、以前のバージョンではそれを検証するテストは実行されていませんでした。

ソリューション

GES シリコンの場合のみ、次の回避策を適用してください。

<core_name>_pipe_drp.v ファイルで次のコードを検索します。

    localparam          GEN3_RXCDR_CFG_A_GTH_S    = 16'h0018;              // 16'h0018 Sync
    localparam          GEN3_RXCDR_CFG_A_GTH_A    = 16'h8018;              // 16'h8018 Async

これを次のコードに置き換えます。

    localparam          GEN3_RXCDR_CFG_A_GTH_S    = 16'h001A;              // 16'h001A Sync
    localparam          GEN3_RXCDR_CFG_A_GTH_A    = 16'h801A;              // 16'h801A Async

有効な GES GTH トランシーバー設定の詳細は、 (ザイリンクス アンサー 51625) を参照してください。

プロダクション シリコンの場合は、2013.1 リリースで利用可能な PCI Express GEN3 コア v1.3 またはそれ以降のバージョンを使用してください。

改訂履歴
2013/01/10 - 初版
2013/03/19 - 新しい修正方法を追加するため回避策のセクションを更新
2013/03/03 - この問題の影響を受けるシリコン リビジョンを追加

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47441 Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51625 Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - エンジニアリング サンプル (GES) シリコンの属性アップデート、問題、および回避策 N/A N/A
AR# 53747
日付 08/27/2013
ステータス アクティブ
種類 既知の問題
IP