GES シリコンの場合のみ、次の回避策を適用してください。
<core_name>_pipe_drp.v ファイルで次のコードを検索します。
localparam GEN3_RXCDR_CFG_A_GTH_S = 16'h0018; // 16'h0018 Sync
localparam GEN3_RXCDR_CFG_A_GTH_A = 16'h8018; // 16'h8018 Async
これを次のコードに置き換えます。
localparam GEN3_RXCDR_CFG_A_GTH_S = 16'h001A; // 16'h001A Sync
localparam GEN3_RXCDR_CFG_A_GTH_A = 16'h801A; // 16'h801A Async
有効な GES GTH トランシーバー設定の詳細は、 (ザイリンクス アンサー 51625) を参照してください。
プロダクション シリコンの場合は、2013.1 リリースで利用可能な PCI Express GEN3 コア v1.3 またはそれ以降のバージョンを使用してください。
改訂履歴
2013/01/10 - 初版
2013/03/19 - 新しい修正方法を追加するため回避策のセクションを更新
2013/03/03 - この問題の影響を受けるシリコン リビジョンを追加
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
47441 | Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンのリリース ノートおよび既知の問題 | N/A | N/A |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
51625 | Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - エンジニアリング サンプル (GES) シリコンの属性アップデート、問題、および回避策 | N/A | N/A |
AR# 53747 | |
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日付 | 08/27/2013 |
ステータス | アクティブ |
種類 | 既知の問題 |
IP |