AR# 53788

説明

このアンサーは、GT での DRP アクセス中の信号タイミングについて説明します。

ソリューション

ダイナミック リコンフィギュレーション ポート (DRP) は、CMT、クロック管理、XADC、シリアル トランシーバー、および PCIe ブロックの不可欠な部分です。

GT DRP インターフェイスのインターフェイス要件は次のとおりです。

ポート信号定義 :

DCLK (入力)
この信号の立ち上がりエッジは、ほかのすべてのポート信号のタイミング基準となります。

DCLK の立ち上がりエッジに相対したほかの入力信号の必須ホールド タイムはゼロ (最大値) です。

通常は、DCLK はグローバル クロック バッファーを使用して駆動されます。

DEN (入力)
この信号はすべてのポート操作をイネーブルにします。

DWE が FALSE の場合は読み出し操作で、そうでない場合は書き込み操作です。

DEN は 1 DCLK サイクル間だけアサートする必要があります。

DWE (入力)
アクティブの場合、この信号はポートへの書き込み操作をイネーブルにします (DEN を参照)。

DWE は、GT DRP 信号で 1 DCLK サイクル間のみアサートする必要があります。

DADDR[m:0] (入力)
このバスの値により、DCLK の次のサイクルで書き込まれるまたは読み出される個々のセルが指定されます。

DEN がアクティブになっているサイクルでアドレスが指定されます。

DI[n:0] (入力)
このバスの値はアドレス指定されたセルに書き込まれるデータです。

DEN および DWE がアクティブになっているサイクルでデータが出力され、そのサイクルの終わりにレジスタでデータが取り込まれますが、実際の書き込みは、DRDY が返される前の未指定のタイミングで発生します。

DO[n:0] (出力)
DEN がアクティベートされたときに、DWE が非アクティブであった場合、DRDY がアクティブになるときのこのバスの値は、アドレス指定されたセルから読み出されたデータです。

それ以外の場合は、DO[n:0] の値は未定義です。

次の図は、書き込みおよび読み出し操作のポート信号間のタイミング関係を示したものです。

最大 DCLK 周波数や、セットアップ タイムなどの絶対的なタイミング パラメーターは、7 シリーズ FPGA のデータシートでそれぞれ定義されています。

既にシミュレーションにある DRP インターフェイスへのアクセスをマルチサイクル間得るため、接続されている GT プリミティブにモニター機能が追加されています。

Vivado - XSIM シミュレーションで新しいプリミティブを置き換える方法

• Verilog デザインの場合 : Vivado プロジェクトに COMMON および CHANNEL プリミティブを読み込みます。
  これらは XSIM シミュレーションで自動的に使用されます。
• VHDL デザインの場合 : Vivado プロジェクトに COMMON および CHANNEL プリミティブを読み込みます。
  この操作の後、_GT.VHD ファイルでこのインスタンス宣言を work ライブラリへの直接コールに置き換えます。

    (...)
    ----------------------------- GTPE2 Instance  --------------------------  
    -- gtpe2_i : GTPE2_CHANNEL  -- replaced    gtpe2_i : entity work.GTPE2_CHANNEL -- direct call to work lib
    generic map
    (...)

改訂履歴
2013/1/11 - 初版
2013/2/08 - DRP モニターの新しいプリミティブを追加

添付ファイル

関連添付ファイル