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AR# 53850

Vivado 制約 - BUFGMUX (クロック多重化) の制約

説明

お互いに関連 (同期) するクロックを制約しました。

実際には発生しないクロック乗せ換え違反が発生します。 

これを修正するにはどうすればよいですか。

ソリューション

タイミング エンジンは、関連するクロック間の可能なパスをすべて検出します。 

create_clock XDC 制約の優先順位は同じなので、ツールで 1 つのみが排他的に使用されることはありません。

クロックが関連していない場合は、それをユーザーが指定する必要があります。 

例 :

A. 1 つの MMCM からの 3 つのクロックが出力される (元のクロック周波数の 1 倍、2 倍、4 倍のクロック)。

B. デザイン内のすべてのロジックに BUFGMUX の出力からクロックが供給される。 
    MMCM の出力が 2 つの BUFGMUX に接続されており、3 つのクロックのいずれかを選択可能です。

C. デザイン ロジックには一度に 1 つのクロックのみを選択して供給。実際にはクロック乗せ換え状況は発生しません。 
    次のコマンドを使用して、これらのクロックを物理的に分離します。

set_clock_groups -physically_exclusive -group clk_1x -group clk_2x -group clk_4x
この情報を Vivado で指定することにより、タイミングが正しく解析されるようになります。

排他的なクロック グループに制約を設定する場合の注意事項については、(UG949) の「Overlapping Clocks Driven by a Clock Multiplexer」を参照してください。
AR# 53850
日付 05/11/2015
ステータス アクティブ
種類 一般
デバイス
  • FPGA Device Families
ツール
  • Vivado Design Suite
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