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AR# 53919

MIG 7 Series v1.8 RLDRAM II のデザイン アドバイザリ - [Fixed Pin Out] モードまたは [Verify Pin Changes and Update Design] フローでピン配置違反が検出されない

説明

問題の発生したバージョン : v1.8
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 45195) を参照

7 シリーズのアーキテクチャでは、バイト レーンにおけるトライステート制御信号の生成に DQSCC_N ロケーションが使用されます。RLDRAM II デザインでは、データと同じバイト レーンの DQSCC_N ロケーションは未使用にする必要があるか、QVLD、DK#、または DM と共有できます。 この要件は、次のように MIG 7 series v1.8 で [Create Design] フローおよび [Pin/Bank Selection] フローを使用した場合は満たされます。


ただし、[Fixed Pin Out] モードまたは [Verify Pin Changes and Update Design] フローを使用する場合、違反が正しく検出されないので、ユーザーが手動でこの要件を満たす必要があります。

ソリューション

このピン配置要件が満たされない場合、双方向データ ビットのトライステート制御が正しく機能しないため、デザインのビヘイビア シミュレーションおよびハードウェア シミュレーションの両方でキャリブレーション中にエラーが発生します。

7 シリーズ アーキテクチャではトライステート制御の DQSCC_N ロケーションは専用配線であるため、回避策はありません。このピン配置要件には、必ず従う必要があります。

改訂履歴
2012/01/24 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45195 MIG 7 Series - すべての ISE バージョン/Vivado 2012.4 およびそれ以前のツール バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 53919
日付 07/01/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Kintex-7
  • Virtex-7
  • Artix-7
IP
  • MIG 7 Series
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