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AR# 54136

パラレル ケーブル IV/Vivado - パラレル ケーブル IV が Vivado ツールでサポートされていない。ChipScope デバッグ コアを Vivado ツールで使用できるか。

説明

パラレル ケーブル IV は Vivado ツールでサポートされていません。ほかに使用できるケーブルがない場合、Vivado ロジック アナライザーまたは Vivado シリアル I/O アナライザーでデザインに追加するデバッグ コアにアクセスしたり使用できなくなります。

Vivado ツールでデザインをしている場合、デバッグ コアを追加し、パラレル ケーブル IV を使用できる方法はありますか。

ソリューション

パラレル ケーブル IV は Vivado ツールではサポートされていません。しかし ChipScope Analyzer ではこのケーブルはサポートされています。

この問題を回避するには、Vivado デバッグ コアにあった正しいコア バージョンであることを確認する必要があります。

コアのバージョンとランタイム ツールの対応表は次のとおりです。

デバッグ IP コアおよびバージョン
ランタイム ツール要件
AXI ChipScope Monitor、v3.05a (またはそれ以前のバージョン)ChipScope Pro analyzer
Integrated Controller (ICON)、v1.06a (またはそれ以前のバージョン)ChipScope Pro analyzer
Integrated Logic Analyzer (ILA)、v1.05a (またはそれ以前のバージョン)ChipScope Pro analyzer
Integrated Logic Analyzer (ILA)、v2.0 (またはそれ以降のバージョン)Vivado ロジック アナライザー
Virtual Input/Output (VIO)、v1.05a (またはそれ以前のバージョン)ChipScope Pro analyzer
Virtual Input/Output (VIO)、v2.0 (またはそれ以降のバージョン)Vivado ロジック アナライザー

 

 同じ基本が IBERT コアにも当てはまります。

デバッグ IP コアおよびバージョン
ランタイム ツール要件
Integrated Bit Error Ratio Tester (IBERT) 7 Series GTZ、v2.0ChipScope Pro analyzer または Vivado シリアル I/O アナライザー
Integrated Bit Error Ratio Tester (IBERT) 7 Series GTX、v3.0 (またはそれ以降のバージョン)Vivado シリアル I/O アナライザー
Integrated Bit Error Ratio Tester (IBERT) 7 Series GTX、v2.02aChipScope Pro analyzer
Integrated Bit Error Ratio Tester (IBERT) 7 Series GTP、v3.0 (またはそれ以降のバージョン)Vivado シリアル I/O アナライザー
Integrated Bit Error Ratio Tester (IBERT) 7 Series GTP、v2.00a (またはそれ以前のバージョン)ChipScope Pro analyzer
Integrated Bit Error Ratio Tester (IBERT) 7 Series GTH、v3.0 (またはそれ以降のバージョン)Vivado シリアル I/O アナライザー
Integrated Bit Error Ratio Tester (IBERT) 7 Series GTH、v2.01a (またはそれ以前のバージョン)ChipScope Pro analyzer

 

この問題を回避するには、次の手順で Vivado デザインに古いデバッグ コアを含める必要があります。

  1. ILA/VIO および ICON を HDL でインスタンシエートします。Vivado デザイン ネットリストへのデバッグ コア挿入は、古い ChipScope Pro デバッグ IP コアに対してはサポートされていません。
  2. CORE Generator ツールで コアを生成します。
  3. Vivado ツールにネットリストをインポートします。
  4. Coregen ディレクトリからのコアの XDC 制約を制約ファイルに追加します。
  5. Vivado で合成、インプリメント、ビットストリームの出力を実行します。
  6. パラレル ケーブル IV を使用して ChipScope Analyzer のコアに接続します。

上記の方法で古いデバッグ コアを追加し、デザインに Vivado デバッグ コアが含まれている場合は、次の点に注意してください。

  • もう一方の古い ChipScope Pro デバッグ IP コアを JTAG チェーンに接続するために使用される ICON コアをデザインにインスタンシエートする必要があります。
  • この ICON および dbg_hub コアが同じ JTAG ユーザー スキャン チェーンを使用しないことを確認してください。同じチェーンを使用している場合は、write_bitstream DRC チェック中にエラーが発生します。次の図は dbg_hub の JTAG ユーザー スキャン チェーンの変更方法を説明したものです。


 

AR# 54136
日付 01/30/2018
ステータス アクティブ
種類 一般
デバイス
  • FPGA Device Families
  • Configuration Hardware
ツール
  • Vivado Design Suite
  • ISE Design Suite
IP
  • Debug and Verification
Boards & Kits
  • Xilinx Parallel Cable IV
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