問題の発生したバージョン : v1.8
修正されたバージョンおよびその他の既知の問題 : (ザイリンクス アンサー 40469)
CORE Generator インターフェイスでは、7 series Integrated Block Wrapper for PCI Express v1.8 コアには IES と GES のオプションしかありません。
Artix-7 のプロダクション シリコンに対してコアを生成する方法を教えてください。
Artix-7 のプロダクション シリコンをターゲットにする場合、2012.4 (14.4) デバイス パック パッチがインストールされている必要があります。このデバイス パックは(ザイリンクス アンサー 53561) で説明されているリセット シーケンスを含めるため Artix-7 用にコアをアップデートします。 デバイス パックがインストールされると、すべての Artix-7 GES およびプロダクション シリコンで、コアのカスタマイズ インターフェイスで [General ES] が選択された状態の PCIe コア v1.8 を使用する必要があります。生成されたラッパーは GES とプロダクション シリコンの両方で機能します。
GES とプロダクション シリコンに関して誤解を招かないようにするため、コア カスタマイズ インターフェイスの [General ES] オプションは今後のツール リリースでアップデートされる予定です。
Artix-7 の IES に対しては [Initial ES] のオプションをこれまでどおり使用します。
2012.4 (14.4) デバイス パックは、japan.xilinx.com で [サポート] → [ダウンロード] をクリックし、該当するデザイン ツールの 2012.4 または 14.4 をクリックするとダウンロードできます。
http://japan.xilinx.com/support/download/index.htm
改訂履歴
2013/2/16 - 初版
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 40469 | 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 53561 | Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ: プロダクション シリコンの RX リセット シーケンス要件 | N/A | N/A |
| AR# 54232 | |
|---|---|
| 日付 | 08/31/2013 |
| ステータス | アクティブ |
| 種類 | 一般 |
| IP | |