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AR# 54274

Zynq-7000 サンプル デザイン - IPI AXI3 マスター

説明

このデザインは、カスタムの AXI3 マスターを Zynq AXI スレーブである AXI_HP0-3、AXI_GP0-1、AXI_ACP に接続します。 カスタム コアは、DDR に対して単純なインクリメント メモリ テストを実行します。エラー ビットは GPIO に配線され、いずれかのビットが 1 に設定されているとエラーが発生します。

注記 : 新規デザインの場合には、AXI3 ではなく AXI4 マスターが推奨されます。このデザインでは、AXI3 マスターを使って Zynq-7000 AXI インターフェイスに最高周波数を使用します。

注記 : サンプル デザイン アンサーには、Zynq-7000 で特定の機能をテストするための技術情報が記載されています。コードの抜粋、スナップショット、図、またはザイリンクス ツールの特定バージョンでインプリメントされたデザインなどが含まれます。新しいザイリンクス ツールがリリースされたときには、それに合わせてこの技術情報を利用し、サンプル デザインを修正することもできますが、これらのサンプル デザインに対するサポートには制限があります。

ソリューション

インプリメンテーションの詳細
デザイン タイプ PS & PL
ソフトウェア タイプ なし
CPU なし
PS 機能 DDRC、ACP、AXI_GP、AXI_HP
PL コア AXI Register Slice
ボード/ツール zc702
ザイリンクス ツール バージョン Vivado 2013.1、ビルド 0212
その他の詳細 250MHz でタイミング クロージャを達成
アドレス マップ
ベース アドレス
axi3_master_hp0 0x10000000
axi3_master_hp1 0x11000000
axi3_master_hp2 0x12000000
axi3_master_hp3 0x13000000
axi3_master_gp0 0x14000000
axi3_master_gp1 0x15000000
axi3_master_acp 0x16000000
PS GPIO  エラー ビット
0xE068A000
提供されているファイル
xilinx.com_user_axi3_master_1.0.zip カスタム AXI3 マスター
ar54274_bd.tcl

ブロック図

xmd.ini

XMD を介してデザインをロードするコマンド

 ブロック図


  
img-193.png





 

手順 :

  1. zip ファイルをディレクトリに展開し、zc702 プロジェクトを作成した後、そのディレクトリをレポジトリ プリファレンスとして追加します。
  2. 空の zc702 プロジェクトを作成し、レポジトリを追加した後に Tcl コンソールで「source ar54274_bd.tcl」と入力します。
  3. [Generate Bitstream] をクリックします。
  4. [File] → [Export to SDK] をクリックします。
  5. エクスポートした SDK ディレクトリに xmd.ini ファイルを配置し、そのディレクトリに移動して xmd を実行します。これでデザインがロードされ、開始されます。
  6. XMD で「mrd 0xE000A068」と入力し、エラー ビットのステータスを確認します。

添付ファイル

関連添付ファイル

タイトル サイズ File Type
ar54274_bd.tcl 11 KB TCL
xilinx.com_user_axi3_master_1.0.zip 11 KB ZIP
xmd.ini 423 Bytes INI
AR# 54274
作成日 02/14/2013
最終更新日 08/06/2013
ステータス アクティブ
タイプ 一般
デバイス
  • Zynq-7000
Boards & Kits
  • Zynq-7000 All Programmable SoC ZC702 評価キット