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AR# 54274

Zynq-7000 サンプル デザイン - IP インテグレーター AXI3 マスター

説明

このデザインは、カスタムの AXI3 マスターを Zynq AXI スレーブである AXI_HP0-3、AXI_GP0-1、AXI_ACP に接続します。

カスタム コアは、DDR に対して単純なインクリメント メモリ テストを実行します。エラー ビットは GPIO に配線され、いずれかのビットが 1 に設定されているとエラーが発生します。

注記: 新規デザインの場合には、AXI3 ではなく AXI4 マスターが推奨されます。このデザインでは、AXI3 マスターを使って Zynq-7000 AXI インターフェイスに最大周波数を使用します。

注記: サンプル デザインはアンサーに添付されており、またアンサーの本文には Zynq-7000 で特定の機能をテストするための技術情報が記載されています。

コードの抜粋、スナップショット、図、またはザイリンクス ツールの特定バージョンでインプリメントされたデザインなどが含まれています。 

これらのヒントを今後のザイリンクス ツール リリースにアップデートして、サンプル デザインを必要に応じて修正することも可能です。これらのサンプル デザインに対するサポートには制限があります。

ソリューション

インプリメンテーションの詳細
デザイン タイプPS & PL
ソフトウェア タイプなし
CPUなし
PS 機能DDRC、ACP、AXI_GP、AXI_HP
PL コアAXI Register Slice
ボード/ツールzc702
ザイリンクス ツール バージョンVivado 2017.1
その他の詳細250MHz でタイミング クロージャを達成
アドレス マップ
ベース アドレス
axi3_master_hp00x10000000
axi3_master_hp10x11000000
axi3_master_hp20x12000000
axi3_master_hp30x13000000
axi3_master_gp00x14000000
axi3_master_gp10x15000000
axi3_master_acp0x16000000
PS GPIO  エラー ビット
0xE068A000
提供されているファイル
xilinx.com_user_axi3_master_1.0.zipカスタム AXI3 マスター。
ar54274_bd.tclブロック図
xmd.ini
XMD を介してデザインをロードするコマンド。
ブロック図


 

手順:

  1. zip ファイルをディレクトリに展開し、zc702 プロジェクトを作成した後、そのディレクトリをレポジトリ プリファレンスとして追加します。
  2. Tcl コンソールに「source ar54274_bd.tcl」と入力します。
  3. [Generate Bitstream] をクリックします。
  4. [File] → [Export to SDK] をクリックします。
  5. エクスポートした SDK ディレクトリに xmd.ini ファイルを配置し、そのディレクトリに移動して xmd を実行します。これでデザインがロードされ、開始されます。
  6. XMD で「mrd 0xE000A068」と入力し、エラー ビットのステータスを確認します。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
xmd.ini 423 Bytes INI
axi3_master.zip 12 KB ZIP
ar54274_bd.tcl 22 KB TCL
AR# 54274
日付 11/13/2017
ステータス アクティブ
種類 一般
デバイス
  • Zynq-7000
Boards & Kits
  • Zynq-7000 SoC ZC702 Evaluation Kit
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