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AR# 54359

Vivado - write_verilog コマンドの -rename_top オプションが機能しない

説明

write_verilog -rename_top <new_entity_name> <HDL_netlist>.v」というコマンドを実行しても、生成された Verilog ファイルでエンティティ/モジュール名が変更されていません。

ソリューション

これは正しい動作です。

write_verilog コマンドの -rename_top オプションは、-mode funcsim/timesim オプションと共に使用した場合にのみ機能します。


write_verilog コマンドのデフォルト オプションは -mode design です。

VHDL の write_vhdl コマンドでは、デフォルト オプションは -mode funcsim であり、同じコマンド パラメーターでエンティティ/モジュール名が変更されます。


write_vhdl -rename_top <new_entity_name> <HDL_netlist>.vhdl

AR# 54359
作成日 02/20/2013
最終更新日 12/11/2014
ステータス アクティブ
タイプ 一般
ツール
  • Vivado Design Suite