UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 54367

LogiCORE IP Aurora 8B/10B - Vivado 2013.1 以降のツール バージョンのリリース ノートおよび既知の問題

説明

このアンサーは Aurora 8B10B コアのリリース ノートで、次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。
既知の問題の過去ログおよび ISE のサポート情報は、XTP025 - 『IP リリース ノート ガイド』を参照してください。

LogiCORE Aurora 8B/10B コア IP ページ:

http://japan.xilinx.com/products/design_resources/conn_central/grouping/aurora.htm

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。 

v11.0 (Rev6) の変更点:

  • バグの修正: IP インテグレーターで BD デザインを検証すると gt_refclk の浮動点制度が異なるためにエラーが発生する問題を修正
  • バグの修正: IP で UltraScale デバイスの TXDIFFCTRL および DMONITOROUT ポート幅を修正
  • 機能の向上: アドバンス RX GT オプションを追加
  • その他: XC7A12T、XC7A12Ti、XC7A25T、XC7A25Ti、および XC7Z012S のサポートを追加
  • 1 つまたは複数のサブコアにおけるリビジョン変更

v11.0 (Rev5) の変更点:

  • Artix-7 周期的なチャネル アップのトグルの問題 - (Xilinx Answer 66963) を参照してください。
  • 1 つまたは複数のサブコアにおけるリビジョン変更

v11.0 (Rev4) の変更点:

  • トランシーバー ポートを追加できるオプションがイネーブルのときにイコライザーの選択が保持されない問題を修正
  • UltraScale FPGA データーシートに一致するように -1、-1H、1HV、-1L、-1LV、および -2LV スピード グレード デバイスのライン レートおよび関連周波数制限を調整
  • 1 つまたは複数のサブコアにおけるリビジョン変更

v11.0 (Rev3) の変更点:

  • XQ7K325T および XQ7K410T デバイスの新しいスピード グレードに対してサポートを追加
  • XQ7Z030、XQ7Z045、および XQ7Z100 デバイスの新しいスピード グレードに対してサポートを追加
  • XQ7A050T、Q7A100T、および XQ7A200T デバイスの新しいスピード グレードに対してサポートを追加
  • 1 つまたは複数のサブコアにおけるリビジョン変更

v11.0 (Rev. 2)での変更点:

  • CDC 警告を修正するように RTL をアップデート
  • ロックされたまたはアップグレードされた IP インスタンスを使用したデザインをサポートできるよう HDL モジュール、ライブラリ、include ファイル名に IP リビジョン番号を追加

v11.0 (Rev1) の変更点:

  • XQ7VX690T、XQ7Z045 および XQ7Z100 デバイスのサポートを追加
  • DRP クロック入力の BUFG を削除
  • rxstartupfsm で使用される TXPMARESETDONE は GTP RX 専用のシンプレックス コンフィギュレーション
  • シンクロナイザーの set_false_path 制約をアップデート


v11.0 での変更点:

  • FFV および FBV Pb-Free (ROHS) パッケージを含む 7 シリーズ デバイスのサポートを追加
  • txinhibit および pcsrsvdin オプション トランシーバー制御およびステータス ポートを追加
  • reset および gt_reset ポートの両方をコアに対して非同期に
  • 標準 CC モジュールが IP の一部を作成、do_cc および warn_cc ポートを削除
  • フロー制御ポートが AXI4 Stream インターフェイスにまとめられる
  • 制御ポートおよびステータス ポートが表示インターフェイスとしてまとめられる
  • INIT_CLK および GTREFCLK へのシングル エンド クロッキング オプションのサポートを追加
  • UltraScale デバイスの連続レーン選択のサポートを追加
  • CRC リソース使用量の最適化
  • GT 基準クロック、ユーザー クロック、同期クロックのポートを IP インテグレーターで予測される周波数の値でアップデート
  • UltraScale デバイスのライン レート値を 10 進 4 桁に制限
  • INIT クロック周波数値を 10 進 6 桁に制限

v10.3 (Rev2) の変更点:
  • UltraScale GT Wizard バージョンをアップデート
v10.3 (Rev1) の変更点:
  • 新規 XC7A15T、XC7A15TI、XA7A15T、XC7A35TI、XC7A50TI、XC7A75TI、XC7A100TI、XC7A200TI デバイスのサポートを追加
  • 新規 XC7Z015I、XC7Z030I、XC7Z045I、XC7Z035、XC7Z035I、XC7Z100I デバイスのサポートを追加
  • 新規 XC7K160TI、XC7K325TI、XC7K355TI、XC7K410TI、XC7K420TI、XC7K480TI デバイスのサポートを追加
  • BUFG を DRP クロック ポートに追加
  • -2L スピード グレード 1.0V Artix デバイスのライン レート範囲を 6.25Gbps にアップデート
  • ザイリンクス評価プラットフォーム ボードのロケーション制約を変更
v10.3 での変更点:
  • UltraScale GT Wizard バージョンをアップデート
  • 新しい UltraScale デバイスのサポートを追加
  • XQ7A50 デバイスのサポートを追加
  • XA7Z030 デバイスのサポートを追加
  • IP GUI を介したユーザー コンフィギャラブル DRP クロックと INIT クロックのサポートを追加
  • 合成/インプリメンテーション後のシミュレーションの speedup に C_EXAMPLE_SIMULATION パラメーターを追加
  • デスティネーション フロップに対する set_max_delay 制約を set_false_path 制約に変更
  • アップデートされたタイミング制約ガイドラインに準拠する XDC
  • ザイリンクス評価プラットフォーム ボードのサポートを追加
  • IP インテグレーターの GT DRP インターフェイス用にユーザーがオプションを選択可能
  • IP インテグレーターシステムで INIT および DRP クロックへの自動伝搬のサポートを追加
  • Zynq デバイスの gt_dmonitorout_out データ幅の不一致の問題を修正
  • UltraScale サンプル デザインに差動 INIT クロック入力を追加
  • 7 シリーズ トランシーバーの CPLL パワーダウン回路要件に対応 - アンサー参照
  • GT スタートアップ FSM を 7 Series GT Wizard に準拠するようにアップデート
  • GTH/GTP プロダクション RX リセット シーケンスのインプリメンテーションのアップデートに対応 - アンサー参照
  • IES シミュレータのパラメーター宣言問題に対応

v10.2 (Rev1) での変更点:
  • UltraScale GT Wizard バージョンの変更
  • XQ7Z045 RF900 デバイスのサポートを追加
  • UltraScale デバイス ベースのデザインでのホールド タイミング違反を修正
  • 4 バイト モードで 13 レーン以上の場合のチャネル ボンディング レベル ロジックをアップデート
  • トランシーバー デバッグ ポートで GTX デバイスの gt0_dmonitorout_out ポート幅を修正
  • サンプル デザインでフリーランニング INIT CLK を VIO コアに接続
  • VHDL デザインの CRC モジュールのラッチ推論問題を修正
  • UltraScale デバイスで 16-GT (GTHE3_CHANNEL) の CLK_COR_MIN_LAT および CLK_COR_MAX_LAT の値をアップデート

v10.2 での変更点:
  • UltraScale デバイスのサポートを追加
  • XC7Z015、XC7A50T、XC7A35T デバイスのサポートを追加
  • オートモーティブの Artix XA7A35、XA7A50T、XA7A75T および XA7A100T デバイスのサポートを追加
  • IP インテグレーターのサポートを拡張
  • デフォルトではない GUI のオプションとして、データおよびフロー制御インターフェイスに対し、リトル エンディアンのサポートを追加
  • 7 シリーズをベースにしたデザインで、rxpmaresetdone_t 信号での VHDL 構文を修正
  • 選択した IP コンフィギュレーションで使用可能なクロックすべてで OOC XDC をアップデート
  • 有効なデータで動作し、正しい CRC ステータスをレポートするよう、TXCRC および RXCRC モジュールを修正
  • tx_lock 同期でコアのリセット ロジックをアップデート
  • 7 シリーズのプロダクション シリコンのロジック アップデートのため、シンプレックス タイマー値をアップデート
  • クロック乗せ換えを効率的に処理するため、ホットプラグ ロジックをアップデート
  • チャネル ボンディング エラーのリカバリ メカニズムを追加

v10.1 での変更点:
  • オプションのトランシーバー制御およびステータスのポートの数を増加
v10.0 での変更点:
  • XC7A75T デバイスのサポートを追加
  • 7 シリーズ FPGA GT リセット シーケンス用の FSM インテクレーションのスタートアップを追加
  • デバッグに Vivado ラボ ツールのサポートを含めるか否かの GUI オプションを追加
  • スピード グレードが -2 および -3 の Artix-7 ワイヤボンド パッケージ デバイスのライン レートを更新
  • コアで共有可能なロジック リソースを含めたり除外したりするための GUI オプションを追加 -『LogiCORE IP Aurora 8B/10B: Vivado Design Suite 製品ガイド』 (PG046) の「移行およびアップグレード」セクションを参照
  • オプションのトランシーバー制御およびステータス ポートを追加 - 『LogiCORE IP Aurora 8B/10B: Vivado Design Suite 製品ガイド』 (PG046) の「移行およびアップグレード」セクションを参照
  • メタスタビリティの MTBF (Mean Time Between Failures) を低減するため、クロック乗せ換えのシンクロナイザーをアップデート
  • 合成およびシミュレーションの警告メッセージを低減
  • Cadence IES および Synopsys VCS シミュレータのサポートを追加
  • IP インテグレーター レベル 0 のサポートを追加


バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v11.0 Rev62016.3
v11.0 Rev5
2016.2
v11.0 Rev42016.1
v11.0 Rev32015.4.2
v11.0 Rev32015.4.1
v11.0 Rev32015.4
v11.0 Rev 22015.3
v11.0 Rev 12015.2.1
v11.0 Rev 12015.2
v11.02015.1
v10.3 Rev 22014.4.1
v10.3 Rev12014.4
v10.32014.3
v10.2 (Rev. 1)2014.2
v10.22014.1
v10.12013.4
v10.02013.3
v9.12013.2
v9.02013.1
v8.3 Rev 12012.4


一般的なガイダンス

次の表に、LogiCORE IP Aurora 8B/10B コアを使用する際の一般的なガイダンスを含むアンサーを示します。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 65906)Aurora 8B10B v11.0 - 4-バイト コアがエラボレーション段階のシミュレーションでエラーになる v11.0v11.0 Rev3
(Xilinx Answer 64793)Aurora 8B10B v11.0 およびそれ以前のバージョンのデザイン アドバイザリ - Artix-7 GTP をターゲットにしている Simplex RX コアで MMCM のリセットがディアサートされず、RXRESETDONE が HIGH にならない v11.0v11.0 Rev 1
(Xilinx Answer 66696)Aurora 8B10B v11.0Rev2 以降のバージョン - UltraScale - LPM をイネーブルするように RXLPMEN 設定する必要があるv11.0Rev2 以降v11.0 Rev4
Artix-7 GTP のチャネル ボンディング信号間のタイミングが満たされないv9.0
(Xilinx Answer 64173)Aurora 64B66B/Aurora 8B10B - 7 シリーズ GTH - Vivado 2013.4 から 2014.4.1 までのバージョンで、適応後に DFE が間違ってホールドに設定される v10.1v11.0
(Xilinx Answer 58030)LogiCORE IP Aurora 8B10B v9.0 またはそれ以前のバージョン - CLK_COR_MIN_LAT/CLK_COR_MAX_LAT 属性の値が間違っている v9.0 以前v10.0
(Xilinx Answer 58464)LogiCORE IP Aurora 8B10B v9.1 またはそれ以前のバージョン - 7 シリーズ GTX トランシーバー ポート RXDFEXYDEN のアップデートv9.0 以前v9.1
(Xilinx Answer 58745)Aurora 8B10B v10.1 コアのシンプレックス タイマー モードで CHANNEL_UP がアサートされない v10.1v10.2
(Xilinx Answer 58079)LogiCORE IP Aurora 8B10B v10.0 - Aurora 8B10B を Zynq 7015 デバイス用に生成するのに推奨される手順 v10.0v10.2
(Xilinx Answer 58464)LogiCORE IP Aurora 8B10B v9.1 またはそれ以前のバージョン - 7 シリーズ GTX トランシーバー ポート RXDFEXYDEN のアップデート v9.1 以前v10.0
(Xilinx Answer 58746)Aurora 8B10B v10.1 コアの二重コンフィギュレーションで、CHANNEL_UP がアサートされない v10.1 以前v10.2
(Xilinx Answer 57061)2013.2 Vivado - Aurora 8B10B の OOC XDC は小文字を使用し、コアには大文字が存在するため DCP 使用時にクリティカル警告が表示されるv9.1v10.0
(Xilinx Answer 60737)Aurora 8B10B v10.2 - レース数が 14 以上の 4 バイト Aurora 8B10B コアのチャネル アップおよびリンク アップv10.2v10.2 Rev 1
(Xilinx Answer 60743)Aurora 8B10B v10.2 GUI - 2 番目のタブでパラメーター C_GT_CLOCK1 エラーが発生して検証できない v10.2v10.2 Rev 1
(Xilinx Answer 60832)Aurora 8B10B v10.2 - UltraScale - コア コンフィギュレーションの中にホールド違反のあるものがある v10.2v10.2 Rev 1
(Xilinx Answer 61229)Aurora 64B66B/Aurora 8B10B - UltraScale GTH - CPLL デュプレックス デザインで lane_up/channel_up がハードウェアでアサートされないv9.2 以降v10.3
(Xilinx Answer 60836)
Aurora 8B10B - Vivado 2013.4 およびそれ以前 - GTP および GTH - プロダクション リセット DRP シーケンスが停止し、リコンフィギュレーションが必要になる v10.0 以降v10.3
(Xilinx Answer 61230)Aurora 8B10B v10.2/v10.2Rev1 - UltraScale GTH - 一部の Aurora 8B10B コア コンフィギュレーションでスラック タイミング違反が発生するv10.2v10.3
(Xilinx Answer 61222) UltraScale - Aurora 8B10B v10.2 Rev1 - Simplex デザインが IES シミュレータでエラーになる v10.2 Rev 1v10.3
(Xilinx Answer 61224)Aurora 8B10B v10.2 - CRC モジュールでラッチが推論される v10.2v10.2 Rev 1
(Xilinx Answer 61302)Aurora 8B10B v10.0 - 一部のコンフィギュレーションでチャネル アップがアサートされない v10.0v10.2
(Xilinx Answer 60831)Aurora 8B10B - Artix-7 GTP および Virtex-7 GTH をターゲットとした場合にシミュレーションが遅い
(Xilinx Answer 61378)Aurora 8B10B v10.1 以前 - 「WARNING: [Synth 8-327] inferring latch for variable 'storage_31_reg'」という警告メッセージが表示される v10.1 以前v10.2


改訂履歴


2016/05/10v11.0 Rev6 の詳細を追加
2016/05/31v11.0 Rev5 の詳細を追加
03/30/2016v11.0 Rev4 の詳細を追加
2015/12/30v11.0 Rev3 の詳細を追加
2015/09/16v11.0 Rev2 の詳細を追加
2015/06/12v11.0 Rev1 の詳細を追加
2015/05/12既知の問題および修正された問題の表をアップデート
2015/03/10v10.3 Rev2 および v11.0 の詳細をアップデート
2014/11/26v10.3 Rev1 の詳細、既知の問題および修正された問題をアップデート
2014/09/30v10.3 の詳細、既知の問題および修正された問題をアップデート 
2014/06/23既知の問題および修正された問題をアップデート 
2014/06/19v10.2 Rev1 の詳細を追加
2014/01/20v10.2 の詳細を追加
2014/03/14既知の問題に関するアンサーをアップデート
2014/01/20v10.1 の詳細を追加
2013/10/23v10.0 の詳細を追加
2013/08/08v9.1 の詳細を追加
2013/03/27初版
AR# 54367
作成日 02/20/2013
最終更新日 10/13/2016
ステータス アクティブ
タイプ リリース ノート
ツール
  • Vivado Design Suite - 2013.1
  • Vivado Design Suite - 2013.2
  • Vivado Design Suite - 2013.3
  • More
  • Vivado Design Suite - 2013.4
  • Vivado Design Suite - 2014.1
  • Vivado Design Suite - 2014.2
  • Vivado Design Suite - 2014.3
  • Vivado Design Suite - 2014.4
  • Vivado Design Suite - 2014.4.1
  • Vivado Design Suite - 2015.1
  • Vivado Design Suite - 2015.2
  • Vivado Design Suite - 2015.3
  • Vivado Design Suite - 2015.4
  • Vivado Design Suite - 2015.4.1
  • Vivado Design Suite - 2015.4.2
  • Vivado Design Suite - 2016.1
  • Vivado Design Suite - 2016.2
  • Vivado Design Suite - 2016.3
  • Less
IP
  • Aurora 8B/10B