説明

このアンサーは Aurora 8B10B コアのリリース ノートで、次の情報が記載されています。

• 一般情報
• 既知の問題および修正された問題
• 改訂履歴
  

このアンサーは、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。
以前のバージョンの既知の問題および ISE サポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。

LogiCORE Aurora 8B/10B コア IP ページ:

https://japan.xilinx.com/products/design_resources/conn_central/grouping/aurora.htm

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

• 『LogiCORE Aurora 8B10B コア製品ガイド』
• LogiCORE Aurora 8B10B コア IP ページ - https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/aurora8b10b.html
• Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリック

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。 

v11.1 での変更点:

• 新機能: UltraScale デバイスで Aurora IP から UltraScale GT Wizard インスタンスが使用できます。
  
• 1 つまたは複数のサブコアにおけるリビジョン変更
  

v11.0 (Rev7) の変更点:

• 一般: XC7A12T、XC7A12Ti、XC7A25T、XC7A25Ti デバイスのサポートを追加
  
• 1 つまたは複数のサブコアにおけるリビジョン変更
  

v11.0 (Rev6) の変更点:

• バグの修正: IP インテグレーターで BD デザインを検証すると gt_refclk の浮動点制度が異なるためにエラーが発生する問題を修正
• バグの修正: IP で UltraScale デバイスの TXDIFFCTRL および DMONITOROUT ポート幅を修正
• 機能の向上: アドバンス RX GT オプションを追加
• その他: XC7A12T、XC7A12Ti、XC7A25T、XC7A25Ti、および XC7Z012S のサポートを追加
• 1 つまたは複数のサブコアにおけるリビジョン変更
  

v11.0 (Rev5) の変更点:

• Artix-7 周期的なチャネル アップのトグルの問題 - (Xilinx Answer 66963) を参照してください。
• 1 つまたは複数のサブコアにおけるリビジョン変更

v11.0 (Rev4) の変更点:

• トランシーバー ポートを追加できるオプションがイネーブルのときにイコライザーの選択が保持されない問題を修正
• UltraScale FPGA データーシートに一致するように -1、-1H、1HV、-1L、-1LV、および -2LV スピード グレード デバイスのライン レートおよび関連周波数制限を調整
• 1 つまたは複数のサブコアにおけるリビジョン変更

v11.0 (Rev3) の変更点:

• XQ7K325T および XQ7K410T デバイスの新しいスピード グレードに対してサポートを追加
• XQ7Z030、XQ7Z045、および XQ7Z100 デバイスの新しいスピード グレードに対してサポートを追加
  
• XQ7A050T、Q7A100T、および XQ7A200T デバイスの新しいスピード グレードに対してサポートを追加
• 1 つまたは複数のサブコアにおけるリビジョン変更
  

v11.0 (Rev. 2)での変更点:

• CDC 警告を修正するように RTL をアップデート
• ロックされたまたはアップグレードされた IP インスタンスを使用したデザインをサポートできるよう HDL モジュール、ライブラリ、include ファイル名に IP リビジョン番号を追加

v11.0 (Rev1) の変更点:

• XQ7VX690T、XQ7Z045 および XQ7Z100 デバイスのサポートを追加
• DRP クロック入力の BUFG を削除
• rxstartupfsm で使用される TXPMARESETDONE は GTP RX 専用のシンプレックス コンフィギュレーション
• シンクロナイザーの set_false_path 制約をアップデート

v11.0 での変更点:

• FFV および FBV Pb-Free (ROHS) パッケージを含む 7 シリーズ デバイスのサポートを追加
• txinhibit および pcsrsvdin オプション トランシーバー制御およびステータス ポートを追加
• reset および gt_reset ポートの両方をコアに対して非同期に
• 標準 CC モジュールが IP の一部を作成、do_cc および warn_cc ポートを削除
• フロー制御ポートが AXI4 Stream インターフェイスにまとめられる
• 制御ポートおよびステータス ポートが表示インターフェイスとしてまとめられる
• INIT_CLK および GTREFCLK へのシングル エンド クロッキング オプションのサポートを追加
• UltraScale デバイスの連続レーン選択のサポートを追加
• CRC リソース使用量の最適化
• GT 基準クロック、ユーザー クロック、同期クロックのポートを IP インテグレーターで予測される周波数の値でアップデート
• UltraScale デバイスのライン レート値を 10 進 4 桁に制限
• INIT クロック周波数値を 10 進 6 桁に制限

• UltraScale GT Wizard バージョンをアップデート

• 新規 XC7A15T、XC7A15TI、XA7A15T、XC7A35TI、XC7A50TI、XC7A75TI、XC7A100TI、XC7A200TI デバイスのサポートを追加
• 新規 XC7Z015I、XC7Z030I、XC7Z045I、XC7Z035、XC7Z035I、XC7Z100I デバイスのサポートを追加
• 新規 XC7K160TI、XC7K325TI、XC7K355TI、XC7K410TI、XC7K420TI、XC7K480TI デバイスのサポートを追加
• BUFG を DRP クロック ポートに追加
• -2L スピード グレード 1.0V Artix デバイスのライン レート範囲を 6.25Gbps にアップデート
• ザイリンクス評価プラットフォーム ボードのロケーション制約を変更

v10.3 での変更点:

• UltraScale GT Wizard バージョンをアップデート
• 新しい UltraScale デバイスのサポートを追加
• XQ7A50 デバイスのサポートを追加
• XA7Z030 デバイスのサポートを追加
• IP GUI を介したユーザー コンフィギャラブル DRP クロックと INIT クロックのサポートを追加
• 合成/インプリメンテーション後のシミュレーションの speedup に C_EXAMPLE_SIMULATION パラメーターを追加
• デスティネーション フロップに対する set_max_delay 制約を set_false_path 制約に変更
• アップデートされたタイミング制約ガイドラインに準拠する XDC
• ザイリンクス評価プラットフォーム ボードのサポートを追加
• IP インテグレーターの GT DRP インターフェイス用にユーザーがオプションを選択可能
• IP インテグレーターシステムで INIT および DRP クロックへの自動伝搬のサポートを追加
• Zynq デバイスの gt_dmonitorout_out データ幅の不一致の問題を修正
• UltraScale サンプル デザインに差動 INIT クロック入力を追加
• 7 シリーズ トランシーバーの CPLL パワーダウン回路要件に対応 - アンサー参照
• GT スタートアップ FSM を 7 Series GT Wizard に準拠するようにアップデート
• GTH/GTP プロダクション RX リセット シーケンスのインプリメンテーションのアップデートに対応 - アンサー参照
• IES シミュレータのパラメーター宣言問題に対応

• UltraScale GT Wizard バージョンの変更
• XQ7Z045 RF900 デバイスのサポートを追加
• UltraScale デバイス ベースのデザインでのホールド タイミング違反を修正
• 4 バイト モードで 13 レーン以上の場合のチャネル ボンディング レベル ロジックをアップデート
• トランシーバー デバッグ ポートで GTX デバイスの gt0_dmonitorout_out ポート幅を修正
• サンプル デザインでフリーランニング INIT CLK を VIO コアに接続
• VHDL デザインの CRC モジュールのラッチ推論問題を修正
• UltraScale デバイスで 16-GT (GTHE3_CHANNEL) の CLK_COR_MIN_LAT および CLK_COR_MAX_LAT の値をアップデート
  

v10.2 での変更点:

• UltraScale デバイスのサポートを追加
• XC7Z015、XC7A50T、XC7A35T デバイスのサポートを追加
• オートモーティブの Artix XA7A35、XA7A50T、XA7A75T および XA7A100T デバイスのサポートを追加
• IP インテグレーターのサポートを拡張
• デフォルトではない GUI のオプションとして、データおよびフロー制御インターフェイスに対し、リトル エンディアンのサポートを追加
• 7 シリーズをベースにしたデザインで、rxpmaresetdone_t 信号での VHDL 構文を修正
• 選択した IP コンフィギュレーションで使用可能なクロックすべてで OOC XDC をアップデート
• 有効なデータで動作し、正しい CRC ステータスをレポートするよう、TXCRC および RXCRC モジュールを修正
• tx_lock 同期でコアのリセット ロジックをアップデート
• 7 シリーズのプロダクション シリコンのロジック アップデートのため、シンプレックス タイマー値をアップデート
• クロック乗せ換えを効率的に処理するため、ホットプラグ ロジックをアップデート
• チャネル ボンディング エラーのリカバリ メカニズムを追加

v10.1 での変更点:

• オプションのトランシーバー制御およびステータスのポートの数を増加

v10.0 での変更点:

• XC7A75T デバイスのサポートを追加
• 7 シリーズ FPGA GT リセット シーケンス用の FSM インテクレーションのスタートアップを追加
• デバッグに Vivado ラボ ツールのサポートを含めるか否かの GUI オプションを追加
• スピード グレードが -2 および -3 の Artix-7 ワイヤボンド パッケージ デバイスのライン レートを更新
• コアで共有可能なロジック リソースを含めたり除外したりするための GUI オプションを追加 -『LogiCORE IP Aurora 8B/10B: Vivado Design Suite 製品ガイド』 (PG046) の「移行およびアップグレード」セクションを参照
• オプションのトランシーバー制御およびステータス ポートを追加 - 『LogiCORE IP Aurora 8B/10B: Vivado Design Suite 製品ガイド』 (PG046) の「移行およびアップグレード」セクションを参照
• メタスタビリティの MTBF (Mean Time Between Failures) を低減するため、クロック乗せ換えのシンクロナイザーをアップデート
• 合成およびシミュレーションの警告メッセージを低減
• Cadence IES および Synopsys VCS シミュレータのサポートを追加
• IP インテグレーター レベル 0 のサポートを追加

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

一般的なガイダンス

次の表に、LogiCORE IP Aurora 8B/10B コアを使用する際の一般的なガイダンスを含むアンサーを示します。

改訂履歴