説明

このアンサーのフローは、SEM サンプル デザインの変更方法、および Vivado ラボ ツールでの信号の使用方法 (ハードウェア セッションを開く方法など) を説明しています。

2 つの手順が記載されています。

• 2013.2 およびそれ以前のバージョンで SEM v4.0 rev1 およびそれ以前のバージョンを使用している場合
  
  
• 2013.3 で SEMv4.0 rev2 またはそれ以降バージョンを使用している場合

ソリューション

2013.2 以前のバージョンで SEM v4.0 rev1 以前のバージョンを使用している場合

1. エラー挿入シムに対し [chipscope] オプションを選択して、Soft Error Mitigation IP をカスタマイズします。
2. [OK] をクリックします。
3. コンフィギュレートされた IP を右クリックして [Open IP Example Design] を選択します。
4. IP サンプル デザイン内でダブルクリックして「example_hid」 HDL ソース ファイルを開き、chipscope_icon および chipscope_vio の両方のインスタンスをコメントアウトします。
   VHDL コンフィギュレーションの場合は、対応するコンポーネント宣言もコメントアウトします。
5. コメントアウトした chipscope_vio インスタンスの代わりに、手動で次のように新しい VIO インスタンスをインスタンシエートします。
   
   Verilog の場合
   
     sem_vio example_chipscope_vio (
       .CLK(icap_clk),
       .PROBE_IN0(sync_in),
       .PROBE_OUT0(sync_out)
     );
   VHDL の場合
   
     example_chipscope_vio : sem_vio
     port map (
       CLK => icap_clk,
       PROBE_IN0 => sync_in,
       PROBE_OUT0 => sync_out
       );
6. VHDL コンフィギュレーションの場合は、対応するコンポーネント宣言も作成します。ポート幅は変更しません。
7. 変更した HDL ファイルを保存します。
8. 先にファイルで宣言した sync_in 信号のベクター幅をメモに残します。
9. [IP Catalog] を開き VIO (Virtual Input/Output) IP をカスタマイズするためダブルクリックします。
10. [Customize IP] ウィンドウで、デフォルトの VIO IP オプションを次のように変更します。
1. コンポーネント名を「sem_vio」に変更します。
2. [PROBE_IN Ports] タブで、PROBE_IN0 の [Probe Width] をメモに記録しておいた sync_in 信号のベクター幅に変更します。
3. [PROBE_OUT Ports] タブで PROBE_OUT0 の [Probe Width] を 41 に変更します。
4. [OK] をクリックして、VIO IP のカスタマイズを終了します。
11. カスタマイズしたばかりの sem_vio インスタンスが [example_hid] デザイン ソース階層の下に表示されていることを確認します。
12. デザイン インプリメンテーションを通常どおりに完了させます。
13. FPGA をプログラムするときに [Open Hardware Session] を選択し、[Debug Probes] ウィンドウに VIO インスタンスが表示されていることを確認します。VIO ポートおよびその使用方法については、『Soft Error Mitigation Controller 製品ガイド』 (PG036) を参照してください。

2013.3 で SEMv4.0 rev2 またはそれ以降のバージョンを使用している場合

1. デザイン ソースの階層にある example_hid ファイルを選択し、そのファイルのパスをメモに控えておきます。
    
2. このアンサーから ZIP ファイルをダウンロードします。
   
   
3. ファイルを解凍します。
   この ZIP ファイルには 4 つの異なる example_hid ファイルが含まれています。
   ターゲット デバイスおよび HDL 言語に合ったファイルを選択します。
   
   
   •    ./monolithic_verilog/sem_0_sem_hid.v
   •    ./ssi_verilog/sem_0_sem_hid.v
   •    ./monolithic_vhdl/sem_0_sem_hid.vhd
   •    ./ssi_vhdl/sem_0_sem_hid.vhd
   
   (注記 : 7vx1140t、7vh580t、7vh870t、または 7v2000t を含むデバイスは Virtex-7 SSI デバイスと見なされます。その他のデバイスはすべてモノリシックです。)


4. IP サンプル デザインの example_hid ファイルを選択したファイルと置き換えます。
   このアンサーで提供されているサンプルの HDL ファイルは、デフォルト コンポーネント名 sem_0 を使用しています。
   このサンプル ファイルをプロジェクトに統合させるには、適宜、モジュールまたはコンポーネント宣言を変更してください。
    
5. Vivado のデザイン ソースの階層に、新しいファイルが表示されていることを確認してください。
   このアップデートは自動的に行われるはずです。層でない場合は、階層ビューで右クリックをして、階層をリフレッシュさせるコマンドを選択します。
    

• コンポーネント名を「sem_vio」に変更します。
• ターゲット デバイスが Virtex-7 SSI デバイスの場合
  [PROBE_IN Ports] タブで、PROBE_IN ポートの数を 4 に変更し、すべての PORT_WIDTHS を 8 に設定します。
  [PROBE_OUT Ports] タブで、PROBE_OUT ポートの数を 2 に変更し、PROBE_OUT0_WIDTH を 1 に、PROBE_OUT1_WIDTH を 40 に設定します。
• その他すべてのデバイスの場合
  [PROBE_IN Ports] タブで、PROBE_IN ポートの数を 8 に変更し、すべての PORT_WIDTHS を 1 に設定します。
  [PROBE_OUT Ports] タブで、PROBE_OUT ポートの数を 2 に変更し、PROBE_OUT0_WIDTH を 1 に、PROBE_OUT1_WIDTH を 40 に設定します。
• [OK] をクリックして、VIO IP のカスタマイズを終了します。

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