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AR# 54480

LogiCORE IP JESD204 - Vivado 2013.1 およびそれ以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーは LogiCORE IP JESD204 コアのリリース ノートで、次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、Vivado 2013.1 以降のバージョンで生成されたコアを対象としています。

以前のバージョンの既知の問題および ISE サポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。

JESD204B の ISE Core Generator バージョンの既知の問題については、(Xilinx Answer 44405) 「LogiCORE IP JESD204 - リリース ノートおよび既知の問題」を参照してください。

LogiCORE IP JESD204 コア IP ページ:

http://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/ef-di-jesd204.html

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
または、変更ログのアンサーを参照してください。

 

アンサータイトル
(Xilinx Answer 67345)2016.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 66930)2016.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 66004)2015.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 65570)2015.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 65077)2015.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 64619)2015.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 63724)2014.4.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 62882)2014.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 62144)2014.3 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 61087)2014.2 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 59986)2014.1 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 58670)2013.4 Vivado IP リリース ノート - すべての IP 変更ログ情報
(Xilinx Answer 58605)2013.3 Vivado IP リリース ノート - すべての IP 変更ログ情報

 

トランシーバーに関する質問および問題については、次の表を参照してください。

アンサータイトル
(Xilinx Answer 41613)7 シリーズ FPGA GTX/GTH トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 57487)UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリース ノートおよび既知の問題
(Xilinx Answer 62670)UltraScale FPGA GTH トランシーバー - 既知の問題およびアンサー レコードのリスト
(Xilinx Answer 64440)UltraScale FPGA GTY トランシーバー - 既知の問題およびアンサー レコード リスト
(Xilinx Answer 64838)UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート


バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v7.0 (Rev. 1)2016.2
v7.02016.1
v6.2 (Rev. 1)2015.4
v6.22015.3
v6.1 (Rev. 1)2015.2
v6.12015.1
v6.0 (Rev. 2)2014.4.1
v6.0 (Rev. 1)2014.4
v6.02014.3
v5.2 (Rev.1)2014.2
v5.22014.1
v5.12013.4
v5.02013.3
v4.0 (Rev. 1)2013.2
v4.02013.1


一般的なガイダンス

次の表に、LogiCORE IP JESD 204 コアを使用する際の一般的なガイダンスを含むアンサーを示します。

アンサータイトル
(Xilinx Answer 66143)IP JESD204 - レイテンシ計算チェックリスト
(Xilinx Answer 66826)JESD204 - リセット パルス幅について
(Xilinx Answer 67991)JESD204 - rx_start_of_frame に関する情報


既知の問題および修正された問題

次の表に、Vivado 2013.1 でリリースされた LogiCORE IP JESD204 v4.0 以降の既知の問題を示します。

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 67354)JESD204 PHY - CPLLPD が少なくとも 2us 間 High に保持されない
(Xilinx Answer 67349)JESD204B v7.0 - ILA シーケンスで TX Lane ID 正しくにため、サンプル デザインでエラーが発生する可能性があるv7.0v7.2
(Xilinx Answer 67043)JESD204 v6.1/v6.2/v7.0、JESD204 PHY v2.0/v3.0/v3.1 (2015.1、2015.2、2015.3、2015.4、2016.1) - DFE Equalization モードがデフォルトになる
(Xilinx Answer 66575)JESD204 および JESD204 PHY - マルチレーン JESD インターフェイスおよび rxencommaalign 信号
(Xilinx Answer 64709)JESD204 v6.1 - 2014.4 から 2015.1 への移行 - SYNC の達成v6.1
(Xilinx Answer 64524)JESD204 v6.1 - Vivado 2015.1 での JESD204 コアのパッチ アップデートv6.1v6.1 (Rev. 1)
(Xilinx Answer 63849)JESD204 v6.1 PG066 製品ガイド - 表 2-14 および 2-15 にスペルミスがあるv6.1v7.0
(Xilinx Answer 63345)JESD204 v6.0 PG066 製品ガイド - 表 2-30 のエラー レポートのビットが入れ替わっているv6.0v6.1
(Xilinx Answer 62470)JESD204 v5.2 - 2014.2 の JESD204 v5.2 でデフォルト レート ラインが使用されると CPLL パワーダウンがスタートアップで駆動されないv5.2v6.0
(Xilinx Answer 61933)PG066 (v5.2) - 図 3-8 の SYNC~ の動作の説明文が間違っているv5.2v6.0
(Xilinx Answer 60387)マルチレーン コアの UltraScale の GT ラッパーで、DRPCLK の接続が間違っている v5.2v5.2
(Xilinx Answer 60386)v5.1 - RX コアに対し、Vivado Design Suite 2014.1 の JESD204 v5.2 のアップグレードでエラーが発生するv5.1v5.2
(Xilinx Answer 59595) Vivado - Virtex-7 デバイスで、ライン レートが RXOUT_DIV>1 の JESD204 コアを対象にした、ライン レートおよび基準クロックの変更手順 v5.1v6.0
(Xilinx Answer 59040)Vivado 合成でポートがトランシーバー ラッパーにないことを示すエラーが発生する v5.1v5.2
(Xilinx Answer 58747)特定の条件下で Rx TVALID が正しくアサートされないv5.1v5.2
(Xilinx Answer 55503)[Rx Lanes In Use] をコンフィギュレーション中に選択された値よりも小さな値に設定すると Rx Data Valid が正しくアサートされなくなる v4.0v4.0 (Rev. 1)
(Xilinx Answer 55460)Rx Buffer Delay および Frames per Multiframe レジスタへの 8 ビットおよび 16 ビットの書き込みに対し、AXI4-Lite アドレス デコードが間違っている v4.0v5.0
(Xilinx Answer 55857)7 シリーズ GTP および GTH の RX 終端設定のアップデートv4.0v5.0
(Xilinx Answer 56078)7 シリーズ FPGA GTX、GTP、および GTH の RX 終端設定のアップデート v4.0v5.0
(Xilinx Answer 56804)JESD204B - v4.0 - 4 つのエラーを受信したあと正しく再同期されない v4.0v5.0
(Xilinx Answer 56079)JESD204B v4.0 - Vivado 2013.2 の GT ラッパーへの置換に伴う手順の更新v4.0v5.0



改訂履歴

10/17/2016(Xilinx Answer 67354) を追加
2016/06/10(Xilinx Answer 67345) および (Xilinx Answer 67349) を追加
2016/05/11(Xilinx Answer 67043) および (Xilinx Answer 66930) を追加
2016/02/09(Xilinx Answer 66575) を追加
2015/12/10(Xilinx Answer 65570) および (Xilinx Answer 66004) を追加2015.4 リリース用にアップデート
2015/08/26(Xilinx Answer 64709) および (Xilinx Answer 65077) を追加。2015.2 リリース用にアップデート
2015/07/03(Xilinx Answer 64838) を追加
2015/06/042015.1 リリース用にアップデート。(Xilinx Answer 62670) および (Xilinx Answer (64440) を追加
2015/05/202014.4.1 リリース用にアップデート。(Xilinx Answer 63724) および (Xilinx Answer 64524) を追加
2015/01/202014.4 リリース用にアップデート。(Xilinx Answer 63345)
2014/10/032014.3 リリース用にアップデート
2014/10/02(Xilinx Answer 59595) の修正バージョンを追加
2014/09/052014.3 リリース用にアップデート。(Xilinx Answer 61933) を追加
2014/04/24(Xilinx Answer 59595)(Xilinx Answer 60386)、および (Xilinx Answer 60387) を追加
2014/03/10(Xilinx Answer 58671) を追加
2014/01/10(Xilinx Answer 59040) を追加
2014/01/07(Xilinx Answer 58747) を追加
2013/12/182013.4 用にアップデート
2013/06/20(Xilinx Answer 56078) を追加
2013/04/03初版

添付ファイル

関連添付ファイル

タイトル サイズ File Type
AR65533_Vivado_2015_2_preliminary_rev2.zip 367 KB ZIP

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
55857 JESD204B - v4.0 とそれ以前 - 7 シリーズ FPGA GTP および GTH トランシーバーの RX 終端設定の更新 N/A N/A
55503 JESD204 V4.0 - Vivado - コンフィギュレーション中に使用する Rx レーン数が選択した値よりも小さい場合、Rx Data Valid が適切にアサートされない N/A N/A
55460 JESD204 V4.0 - Rx バッファー遅延およびマルチフレーム レジスタごとのフレームへの 8 ビットおよび 16 ビットの書き込みに対し、AXI4-Lite アドレス デコードが間違っている N/A N/A
56078 JESD204B v4.0 - 7 シリーズ FPGA GTX、GTP、GTH の RX バッファー設定のアップデート N/A N/A
58089 LogiCORE IP JESD204B v5.0 - 3 つ以上のレーンのあるマルチレーン コアのある RX コアで基本アドレスが間違って設定される N/A N/A
58747 JESD204 v5.1 IP - 特定の条件下で Rx TVALID が正しくアサートされない N/A N/A
60386 JESD204 v5.1 - RX コアに対し、Vivado Design Suite 2014.1 の JESD204 v5.2 のアップグレードでエラーが発生する N/A N/A
61933 PG066 (v5.2) - 図 3-8 の SYNC~ の動作の説明文が間違っている N/A N/A
58605 2013.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
58670 2013.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
61087 2014.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
59595 Vivado - Virtex-7 デバイスで、ライン レートが RXOUT_DIV>1 の JESD204 コアを対象にした、ライン レートおよび基準クロックの変更手順 N/A N/A
41613 7 シリーズ FPGA GTX/GTH トランシーバー - 既知の問題およびアンサー レコードのリスト N/A N/A
62470 JESD204 v5.2 - 2014.2 の JESD204 v5.2 でデフォルトのライン レートを使用すると CPLL パワーダウンがスタートアップで駆動されない N/A N/A
59294 GT ウィザードのデザイン アドバイザリ - CPLL が原因で電源を投入したときに 7 シリーズ GT に電源スパイクが発生する N/A N/A
63345 JESD204 v6.0 PG066 製品ガイド - 表 2-30 のエラー レポートのビットの説明が逆 N/A N/A
63849 JESD204 v6.1 製品ガイド (PG066) - 表 2-14 および表 2-15 に間違いがある N/A N/A
64445 JESD204 v6.1- JESD レシーバーの SYNC 出力が不正にアライメントされる N/A N/A
64524 JESD204 v6.1 - Vivado 2015.1 での JESD204 コアのパッチ アップデート N/A N/A
62670 UltraScale FPGA GTH トランシーバー - 既知の問題およびアンサー レコードのリスト N/A N/A
64440 UltraScale FPGA GTY トランシーバー - 既知の問題およびアンサー レコード リスト N/A N/A
65570 2015.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
66004 2015.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
66575 JESD204 および JESD204 PHY - マルチレーン JESD インターフェイスおよび rxencommaalign 信号 N/A N/A
66576 JESD204 - Clock stability N/A N/A
67043 JESD204 v6.1, v6.2, v7.0 and JESD204 PHY v2.0, v3.0, v3.1 (2015.1, 2015.2, 2015.3, 2015.4, 2016.1) - Defaults to DFE Equalisation mode N/A N/A
66930 2016.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 N/A N/A
67354 JESD204 PHY - CPLLPD が 2 us 以上 High に保持されない N/A N/A

関連アンサー レコード

AR# 54480
作成日 02/24/2013
最終更新日 11/03/2016
ステータス アクティブ
タイプ リリース ノート
ツール
  • Vivado Design Suite - 2013.1
  • Vivado Design Suite - 2013.2
  • Vivado Design Suite - 2013.3
  • More
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