このアンサーは、 JESD204B LogiCORE IP のリリース ノートで、次の情報が記載されています。
このアンサーは、Vivado 2013.1 以降のバージョンで生成されたコアを対象としています。
過去の既知の問題のログおよび ISE サポート情報については、『IP リリース ノート ガイド』 (XTP025) を参照してください。
JESD204B ISE Core Generator バージョンの既知の問題については、(Xilinx Answer 44405) を参照してください。
JESD204 LogiCORE IP ページ:
https://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/ef-di-jesd204.html
一般情報
サポートされるデバイスは、次の 3 つの場所から確認できます。
各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。
または、変更ログのアンサーを参照してください。
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 69903) | 2017.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 69326) | 2017.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 69055) | 2017.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 68369) | 2016.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 68021) | 2016.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 67345) | 2016.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 66930) | 2016.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 66004) | 2015.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 65570) | 2015.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 65077) | 2015.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 64619) | 2015.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 63724) | 2014.4.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 62882) | 2014.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 62144) | 2014.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 61087) | 2014.2 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 59986) | 2014.1 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 58670) | 2013.4 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
| (Xilinx Answer 58605) | 2013.3 Vivado IP リリース ノート - すべての IP 変更ログ情報 |
トランシーバーに関する質問および問題については、次の表を参照してください。
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 41613) | 7 シリーズ FPGA GTX/GTH トランシーバー - 既知の問題およびアンサー レコードのリスト |
| (Xilinx Answer 57487) | UltraScale FPGA Transceiver Wizard - Vivado 2013.4 およびそれ以降のバージョン向けのリリース ノートおよび既知の問題 |
| (Xilinx Answer 62670) | UltraScale FPGA GTH トランシーバー - 既知の問題およびアンサー レコードのリスト |
| (Xilinx Answer 64440) | UltraScale FPGA GTY トランシーバー - 既知の問題およびアンサー レコード リスト |
| (Xilinx Answer 64838) | UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート |
バージョン対照表
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
| コアのバージョン | Vivado のバージョン |
|---|---|
| v7.2 | 2017.3 |
| v7.1 (Rev. 3) | 2017.2 |
| v7,1 (Rev. 2) | 2017.1 |
| v7.1 (Rev. 1) | 2016.4 |
| v7.1 | 2016.3 |
| v7.0 (Rev. 1) | 2016.2 |
| v7.0 | 2016.1 |
| v6.2 (Rev. 1) | 2015.4 |
| v6.2 | 2015.3 |
| v6.1 (Rev. 1) | 2015.2 |
| v6.1 | 2015.1 |
| v6.0 (Rev. 2) | 2014.4.1 |
| v6.0 (Rev. 1) | 2014.4 |
| v6.0 | 2014.3 |
| v5.2 (Rev.1) | 2014.2 |
| v5.2 | 2014.1 |
| v5.1 | 2013.4 |
| v5.0 | 2013.3 |
| v4.0 (Rev. 1) | 2013.2 |
| v4.0 | 2013.1 |
一般的なガイダンス
次の表に、JESD204B LogiCORE IP コアを使用する際の一般的なガイダンスを示すアンサーをリストします。
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 66143) | IP JESD204 - レイテンシ計算チェックリスト |
| (Xilinx Answer 66826) | JESD204 - リセット パルス幅について |
| (Xilinx Answer 67991) | JESD204 - rx_start_of_frame に関する情報 |
| (Xilinx Answer 69610) | JESD204B - JESD204B コアの 1 つのインスタンスを複数の ADC または DAC と使用可能か |
既知の問題および修正された問題
次の表に、Vivado 2013.1 でリリースされた JESD204B LogiCORE IP v4.0 以降の既知の問題を示します。
注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 70144) | JESD204 v7.2 および JESD204 PHY v4.0 - XCZU19EG-FFVD1760 デバイスで GTY を選択できるようにするための Vivado 2017.3 の JESD204 コアのパッチ アップデート | v7.2 / v4.0 | v7.2 (Rev. 1) / v4.0 (Rev. 1) |
| (Xilinx Answer 69507) | JESD204B (v7.0) - コアの共有ロジックを使用すると RXLPMEN の値が正しくなくなる | v7.0 | |
| (Xilinx Answer 69027) | JESD204 - QuestaSim を使用しているときにシングル レーンの JESD204 転送サンプル デザインをシミュレーションするとタイムアウトする | ||
| (Xilinx Answer 69021) | JESD204 - 2017.1 - UltraScale/UltraScale+ IBUFDS_GTE 出力が安定しない | ||
| (Xilinx Answer 67354) | JESD204 PHY - CPLLPD が少なくとも 2us 間 High に保持されない | ||
| (Xilinx Answer 67349) | JESD204B v7.0 - ILA シーケンスで TX Lane ID 正しくにため、サンプル デザインでエラーが発生する可能性がある | v7.0 | v7.1 |
| (Xilinx Answer 67043) | JESD204 v6.1/v6.2/v7.0、JESD204 PHY v2.0/v3.0/v3.1 (2015.1、2015.2、2015.3、2015.4、2016.1) - DFE Equalization モードがデフォルトになる | ||
| (Xilinx Answer 66575) | JESD204 および JESD204 PHY - マルチレーン JESD インターフェイスおよび rxencommaalign 信号 | ||
| (Xilinx Answer 65479) | JESD204B - QuestaSim を使用しているときにシングル レーンの JESD204 転送サンプル デザインをシミュレーションするとタイムアウトする | ||
| (Xilinx Answer 64709) | JESD204 v6.1 - 2014.4 から 2015.1 への移行 - SYNC の達成 | v6.1 | |
| (Xilinx Answer 64524) | JESD204 v6.1 - Vivado 2015.1 での JESD204 コアのパッチ アップデート | v6.1 | v6.1 (Rev. 1) |
| (Xilinx Answer 63849) | JESD204 v6.1 PG066 製品ガイド - 表 2-14 および 2-15 にスペルミスがある | v6.1 | v7.0 |
| (Xilinx Answer 63345) | JESD204 v6.0 PG066 製品ガイド - 表 2-30 のエラー レポートのビットが入れ替わっている | v6.0 | v6.1 |
| (Xilinx Answer 62470) | JESD204 v5.2 - 2014.2 の JESD204 v5.2 でデフォルト レート ラインが使用されると CPLL パワーダウンがスタートアップで駆動されない | v5.2 | v6.0 |
| (Xilinx Answer 61933) | PG066 (v5.2) - 図 3-8 の SYNC~ の動作の説明文が間違っている | v5.2 | v6.0 |
| (Xilinx Answer 60387) | マルチレーン コアの UltraScale の GT ラッパーで、DRPCLK の接続が間違っている | v5.2 | v5.2 |
| (Xilinx Answer 60386) | v5.1 - RX コアに対し、Vivado Design Suite 2014.1 の JESD204 v5.2 のアップグレードでエラーが発生する | v5.1 | v5.2 |
| (Xilinx Answer 59595) | Vivado - Virtex-7 デバイスで、ライン レートが RXOUT_DIV>1 の JESD204 コアを対象にした、ライン レートおよび基準クロックの変更手順 | v5.1 | v6.0 |
| (Xilinx Answer 59040) | Vivado 合成でポートがトランシーバー ラッパーにないことを示すエラーが発生する | v5.1 | v5.2 |
| (Xilinx Answer 58747) | 特定の条件下で RX TVALID が正しくアサートされない | v5.1 | v5.2 |
| (Xilinx Answer 55503) | [RX Lanes In Use] をコンフィギュレーション中に選択された値よりも小さな値に設定すると RX Data Valid が正しくアサートされなくなる | v4.0 | v4.0 (Rev. 1) |
| (Xilinx Answer 55460) | RX Buffer Delay および Frames per Multiframe レジスタへの 8 ビットおよび 16 ビットの書き込みに対し、AXI4-Lite アドレス デコードが間違っている | v4.0 | v5.0 |
| (Xilinx Answer 55857) | 7 シリーズ GTP および GTH の RX 終端設定のアップデート | v4.0 | v5.0 |
| (Xilinx Answer 56078) | 7 シリーズ FPGA GTX、GTP、および GTH の RX 終端設定のアップデート | v4.0 | v5.0 |
| (Xilinx Answer 56079) | JESD204B v4.0 - Vivado 2013.2 の GT ラッパーへの置換に伴う手順の更新 | v4.0 | v5.0 |
改訂履歴
| 11/15/2017 | (Xilinx Answer 70144) を追加 |
| 10/10/2017 | 2017.3 リリース用にアップデート |
| 10/08/2017 | (Xilinx Answer 69610) を追加 |
| 2017/11/04 | 2017.1 リリース用にアップデート |
| 03/14/2017 | 2016.3 および 2016.4 用にアップデート |
| 2016/10/17 | (Xilinx Answer 67354) を追加 |
| 2016/06/10 | (Xilinx Answer 67345) および (Xilinx Answer 67349) を追加 |
| 2016/05/11 | (Xilinx Answer 67043) および (Xilinx Answer 66930) を追加 |
| 2016/02/09 | (Xilinx Answer 66575) を追加 |
| 2015/12/10 | (Xilinx Answer 65570) および (Xilinx Answer 66004) を追加2015.4 リリース用にアップデート |
| 2015/08/26 | (Xilinx Answer 64709) および (Xilinx Answer 65077) を追加。2015.2 リリース用にアップデート |
| 2015/07/03 | (Xilinx Answer 64838) を追加 |
| 2015/06/04 | 2015.1 リリース用にアップデート。(Xilinx Answer 62670) および (Xilinx Answer (64440) を追加 |
| 2015/05/20 | 2014.4.1 リリース用にアップデート。(Xilinx Answer 63724) および (Xilinx Answer 64524) を追加 |
| 2015/01/20 | 2014.4 リリース用にアップデート。(Xilinx Answer 63345) |
| 2014/10/03 | 2014.3 リリース用にアップデート |
| 2014/10/02 | (Xilinx Answer 59595) の修正バージョンを追加 |
| 2014/09/05 | 2014.3 リリース用にアップデート。(Xilinx Answer 61933) を追加 |
| 2014/04/24 | (Xilinx Answer 59595)、(Xilinx Answer 60386)、および (Xilinx Answer 60387) を追加 |
| 2014/03/10 | (Xilinx Answer 58671) を追加 |
| 2014/01/10 | (Xilinx Answer 59040) を追加 |
| 2014/01/07 | (Xilinx Answer 58747) を追加 |
| 2013/12/18 | 2013.4 用にアップデート |
| 2013/06/20 | (Xilinx Answer 56078) を追加 |
| 2013/04/03 | 初版 |
| タイトル | サイズ | ファイルタイプ |
|---|---|---|
| AR65533_Vivado_2015_2_preliminary_rev2.zip | 367 KB | ZIP |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 67698 | JESD204 ソリューション センター - 主な問題およびよく寄せられる質問 | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 44405 | LogiCORE IP JESD204 - リリース ノートおよび既知の問題 | N/A | N/A |
| 64838 | UltraScale FPGA Transceivers Wizard のデザイン アドバイザリ - Vivado 2015.2 での GTH プロダクションのアップデート | N/A | N/A |
| AR# 54480 | |
|---|---|
| 日付 | 11/20/2017 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| ツール |
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| IP |
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