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AR# 54645

Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2013.1 およびそれ以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーは Virtex-7 FPGA Gen3 Integrated Block for PCI Express コアのリリース ノートで、既知の問題を含む次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、Vivado 2013.1 およびそれ以降のツール バージョンで生成されたコアを対象としています。

以前のバージョンの既知の問題および ISE サポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。

ザイリンクス PCI Express コア ページ :

http://japan.xilinx.com/technology/protocols/pciexpress.htm


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

一般情報

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.7 のリリース ノートは (Xilinx Answer 47441) を参照してください。

サポートされるデバイスは、次の 3 つの場所から確認できます。

  • 『Virtex-7 FPGA Gen3 Integrated Block for PCI Express コア製品ガイド』
  • Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリック
  • 各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

v4.2 (Rev2) での変更点


  • 機能の改善点
    • ソース HDL ファイルを 1 つのファイルにまとめて合成およびシミュレーションを高速化 (ユーザーが変更する必要なし)
  • その他
    • xc7vh580t デバイスの FLG1155/FLG1931 パッケージ、 xc7vh870t デバイスの FLG1931 パッケージ、 xc7vx330t デバイスの FFV1156/FFV1761 パッケージ、xc7vx415T デバイスの FFV1157/FFV1158/FFV1927 パッケージのサポートを追加
    • 1 つまたは複数のサブコアにおけるリビジョン変更
バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v4.2 (Rev2)2016.3
v4.2 (Rev1)2016.2
v4.22016.1
v4.1 (Rev1)2015.4
v4.12015.3
v4.0 (Rev1)2015.2
v4.02015.1
v3.0 (Rev 4)2014.4.1
v3.0 (Rev 4)
2014.4
v3.0 (Rev3)2014.3
v3.0 (Rev 2)2014.2
v3.0 (Rev1)
2014.1
v3.02013.4
v2.22013.3
v2.12013.2
v2.02013.1
v1.42012.4


デザイン アドバイザリ

(Xilinx Answer 62296)7 Series/Virtex-7 FGPA Gen3 Integrated Block for PCI Express / AXI Bridge for PCI Express (Vivado 2014.1/2014.2/2014.3) - Gen1 としてコンフィギュレーションされたコアをインプリメントすると constant_clock および unconstrained_internal_endpoints がレポートされる

緊急パッチ

次の表は、Virtex-7 Gen3 Integrated Block Wrapper for PCI Express コアに対する緊急パッチと、そのパッチの対象となる Vivado ツールのバージョンをリストしたものです。

アンサーコアのバージョン (パッチをインストールした後)ツール バージョン
(Xilinx Answer 64153)
v3.0 (Rev. 5)
2014.4.1
(Xilinx Answer 67111)v4.2 (Rev. 67111)2016.1

既知の問題および修正された問題

次の表は、Vivado 2013.1 でリリースされた Virtex-7 FPGA Gen3 Integrated Block for PCI Express v2.0 以降の既知の問題をまとめたものです。

注記 : [問題の発生したバージョン] 列は、問題が最初に発生したバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 65569)Virtex-7 GTH QPLL の温度補正の属性アップデートv4.2 (Rev 1)
(Xilinx Answer 67111)MSI-X 表のオフセットでの問題
v4.2v4.2 (Rev 1)
(Xilinx Answer 67172)VCS シミュレータを用いたサンプル デザインのシミュレーションが停止するv2.1未修正
(Xilinx Answer 65500)
VCS シミュレータを用いたサンプル デザインのシミュレーションでエラーが発生するv4.1未修正
(Xilinx Answer 64153)非同期クロッキングの場合 PCIE_ASYNC_EN が正しく設定されない v3.0 (Rev 4)v4.0 (Rev1)
(Xilinx Answer 62787)拡張タグ フィールドのサポート v3.0 (Rev3)なし
(Xilinx Answer 62854)余分な BUFG の使用 v3.0 (Rev3)
v3.0 (Rev 4)
(Xilinx Answer 60022)
「TIMING-10#1 Warning Missing property on synchronizer」という警告メッセージが表示される v3.0 (Rev1)v3.0 (Rev 2)
(Xilinx Answer 59900)合成/インプリメンテーション後のネットリストの論理/タイミング シミュレーションのサポート v3.0 (Rev1)v4.0
(Xilinx Answer 59899)サイズ調整可能 BAR 拡張機能のサポートv3.0v3.0 (Rev 2)
(Xilinx Answer 59961)PCISIG 準拠テスト v3.0v3.0 (Rev 2)
(Xilinx Answer 59988)256 ビット AXI インターフェイスと 64 ビット BAR コンフィギュレーションに対応するアドレス アライン モードでサンプル デザインのシミュレーションにエラーが発生する v3.0v3.0 (Rev 2)
(Xilinx Answer 58723)250MHz の基準クロックを使用すると、PIPE シミュレーションが適切に実行されないv2.2v3.0 (Rev1)
(Xilinx Answer 58271) PG023 の従来の割り込みモードの情報が誤っているv2.2v3.0
(Xilinx Answer 58071)完了バッファー オーバーフロー中に致命的エラーが表示されないv2.2なし
(Xilinx Answer 56976)PF1_SRIOV_FIRST_VF_OFFSET が正しくないv2.1v3.0 (Rev1)
(Xilinx Answer 56975)GUI の [PF1 SRIOV Config] タブの [VF Device ID] を設定するフィールドが淡色表示になっている v2.1v2.2
(Xilinx Answer 54902)Vivado 2013.1 および ISE Design Suite 14.5 での IES/GES デバイス サポートv2.0なし
(Xilinx Answer 55309)「ERROR:Place:1340 - PAD.pci_exp_rxn<1> is tied to GTHE_CHANNEL.pcie3_7x_v1_4_i/inst/gt_top.gt_top_i/pipe_wrapper_i/pipe_lane[1]」というエラー メッセージが表示される
v2.0
v2.1
(Xilinx Answer 53151)Gen3 スピードにレートを戻すと x79 マザーボードでエラーになるv1.3なし
(Xilinx Answer 50837)生成されたサンプル デザインおよびテストベンチに含まれる機能の一部が検証されていないv1.2未修正
(Xilinx Answer 47604)Poisoned AtomicOp に応答するとき間違ったバイト カウントが設定されるv1.1なし


その他の情報:

(Xilinx Answer 55085)Virtex-7 Gen3 Integrated Block Wrapper for PCI Express v2.0 - Verilog インスタンシエーションを大文字から小文字に変更
(Xilinx Answer 57342)Virtex-7 FPGA Gen3 Integrated Block for PCI Express コア SRIOV サンプル デザイン シミュレーション
(Xilinx Answer 58495)ザイリンクス PCI Express 割り込みデバッグ ガイド
(Xilinx Answer 64632)Virtex-7 FPGA Gen3 Integrated Block for PCI Express - TYPE1 コンフィギュレーション空間の 64 ビットのプリフェッチ可能なメモリ ベース/リミット レジスタをイネーブルにする方法
(Xilinx Answer 57777)プロダクション シリコンでの COMMON_CFG 属性のアップデート
(Xilinx Answer 58076)Virtex-7 FPGA Gen3 Integrated Block for PCI Express v2.2 - IES/GES デバイス サポート
(Xilinx Answer 57208)3DW TLP ヘッダーが AER ヘッダー ログ レジスタに 4DW TLP ヘッダーとして記録される
(Xilinx Answer 58743)2 つの PCIe コア間で同じクロッキング モジュールを共有する方法

改訂履歴

2013/04/03初版
2013/06/192013.2 用にアップデート
2013/08/04(Xilinx Answer 56975) および (Xilinx Answer 56976) を追加
2013/08/28(Xilinx Answer 57208) を追加
2013/10/03(Xilinx Answer 57777) を追加
2013/10/232013.3 用にアップデート
2013/12/182013.4 用にアップデート
2014/04/162014.1 用にアップデート
2014/06/042014.2 用にアップデート。
2014/10/082014.3 用にアップデート
2014/11/09(Xilinx Answer 62296) を追加
2014/11/242014.4 リリース用にアップデート
2015/04/07(Xilinx Answer 64153) を追加
2015/4/152015.1 リリース用にアップデート
2015/06/242015.2 リリース用にアップデート
2015/10/062015.3 リリース用にアップデート
2015/11/242015.4 リリース用にアップデート
2016/04/132016.1 リリース用にアップデート
2016/05/12(Xilinx Answer 67172) を追加
2016/06/06(Xilinx Answer 67111) を追加
2016/06/082016.2 リリース用にアップデート
07/05/2016(Xilinx Answer 65569) を追加
2016/10/052016.3 リリース用にアップデート

アンサー レコード リファレンス

サブアンサー レコード

AR# 54645
作成日 02/28/2013
最終更新日 10/13/2016
ステータス アクティブ
タイプ リリース ノート
IP
  • PCI Express (PCIe) 用 Virtex-7 FPGA Gen3 インテグレイテッド ブロック