このアンサーは Virtex-7 FPGA Gen3 Integrated Block for PCI Express コアのリリース ノートで、既知の問題を含む次の情報が記載されています。
このリリース ノートおよび既知の問題は、Vivado 2013.1 以降のツール バージョンで生成されたコアを対象としています。
過去の既知の問題のログおよび ISE サポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。
ザイリンクス PCI Express コア ページ:
https://japan.xilinx.com/products/technology/pci-express.html
このアンサーは、PCI Express ソリューション センターの一部です。
| (Xilinx Answer 34536) | ザイリンクス PCI Express ソリューション センター |
一般情報
Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.7 のリリース ノートは (Xilinx Answer 47441) を参照してください。
サポートされるデバイスは、次の 3 つの場所から確認できます。
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
| コアのバージョン | Vivado のバージョン |
|---|---|
| v4.3 | 2017.3 |
| v4.2 (Rev5) | 2017.2 |
| v4.2 (Rev4) | 2017.1 |
| v4.2 (Rev3) | 2016.4 |
| v4.2 (Rev2) | 2016.3 |
| v4.2 (Rev1) | 2016.2 |
| v4.2 | 2016.1 |
| v4.1 (Rev1) | 2015.4 |
| v4.1 | 2015.3 |
| v4.0 (Rev1) | 2015.2 |
| v4.0 | 2015.1 |
| v3.0 (Rev 4) | 2014.4.1 |
| v3.0 (Rev 4) | 2014.4 |
| v3.0 (Rev3) | 2014.3 |
| v3.0 (Rev 2) | 2014.2 |
| v3.0 (Rev1) | 2014.1 |
| v3.0 | 2013.4 |
| v2.2 | 2013.3 |
| v2.1 | 2013.2 |
| v2.0 | 2013.1 |
| v1.4 | 2012.4 |
デザイン アドバイザリ
| (Xilinx Answer 62296) | 7 Series/Virtex-7 FGPA Gen3 Integrated Block for PCI Express / AXI Bridge for PCI Express (Vivado 2014.1/2014.2/2014.3) - Gen1 としてコンフィギュレーションされたコアをインプリメントすると constant_clock および unconstrained_internal_endpoints がレポートされる |
緊急パッチ
次の表は、Virtex-7 Gen3 Integrated Block Wrapper for PCI Express コアに対する緊急パッチと、そのパッチの対象となる Vivado ツールのバージョンをリストしたものです。
| アンサー | コアのバージョン (パッチをインストールした後) | ツール バージョン |
|---|---|---|
| (Xilinx Answer 64153) | v3.0 (Rev. 5) | 2014.4.1 |
| (Xilinx Answer 67111) | v4.2 (Rev. 67111) | 2016.1 |
既知の問題および修正された問題
次の表は、Vivado 2013.1 でリリースされた Virtex-7 FPGA Gen3 Integrated Block for PCI Express v2.0 以降の既知の問題をまとめたものです。
注記: [問題の発生したバージョン] 列は、問題が最初に発生したバージョンを示します。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 65569) | Virtex-7 GTH QPLL の温度補正の属性アップデート | v4.2 (Rev 1) | |
| (Xilinx Answer 67111) | MSI-X 表のオフセットでの問題 | v4.2 | v4.2 (Rev 1) |
| (Xilinx Answer 67172) | VCS シミュレータを用いたサンプル デザインのシミュレーションが停止する | v4.2 | 未修正 |
| (Xilinx Answer 65500) | VCS シミュレータを用いたサンプル デザインのシミュレーションでエラーが発生する | v4.1 | v4.2 (Rev 1) |
| (Xilinx Answer 64153) | 非同期クロッキングの場合 PCIE_ASYNC_EN が正しく設定されない | v3.0 (Rev 4) | v4.0 (Rev1) |
| (Xilinx Answer 62787) | 拡張タグ フィールドのサポート | v3.0 (Rev3) | なし |
| (Xilinx Answer 62854) | 余分な BUFG の使用 | v3.0 (Rev3) | v3.0 (Rev 4) |
| (Xilinx Answer 60022) | 「TIMING-10#1 Warning Missing property on synchronizer」という警告メッセージが表示される | v3.0 (Rev1) | v3.0 (Rev 2) |
| (Xilinx Answer 59900) | 合成/インプリメンテーション後のネットリストの論理/タイミング シミュレーションのサポート | v3.0 (Rev1) | v4.0 |
| (Xilinx Answer 59899) | サイズ調整可能 BAR 拡張機能のサポート | v3.0 | v3.0 (Rev 2) |
| (Xilinx Answer 59961) | PCISIG 準拠テスト | v3.0 | v3.0 (Rev 2) |
| (Xilinx Answer 59988) | 256 ビット AXI インターフェイスと 64 ビット BAR コンフィギュレーションに対応するアドレス アライン モードでサンプル デザインのシミュレーションにエラーが発生する | v3.0 | v3.0 (Rev 2) |
| (Xilinx Answer 58723) | 250MHz の基準クロックを使用すると、PIPE シミュレーションが適切に実行されない | v2.2 | v3.0 (Rev1) |
| (Xilinx Answer 58271) | PG023 の従来の割り込みモードの情報が誤っている | v2.2 | v3.0 |
| (Xilinx Answer 58071) | 完了バッファー オーバーフロー中に致命的エラーが表示されない | v2.2 | なし |
| (Xilinx Answer 56976) | PF1_SRIOV_FIRST_VF_OFFSET が正しくない | v2.1 | v3.0 (Rev1) |
| (Xilinx Answer 56975) | GUI の [PF1 SRIOV Config] タブの [VF Device ID] を設定するフィールドが淡色表示になっている | v2.1 | v2.2 |
| (Xilinx Answer 54902) | Vivado 2013.1 および ISE Design Suite 14.5 での IES/GES デバイス サポート | v2.0 | なし |
| (Xilinx Answer 55309) | 「ERROR:Place:1340 - PAD.pci_exp_rxn<1> is tied to GTHE_CHANNEL.pcie3_7x_v1_4_i/inst/gt_top.gt_top_i/pipe_wrapper_i/pipe_lane[1]」というエラー メッセージが表示される | v2.0 | v2.1 |
| (Xilinx Answer 53151) | Gen3 スピードにレートを戻すと x79 マザーボードでエラーになる | v1.3 | なし |
| (Xilinx Answer 50837) | 生成されたサンプル デザインおよびテストベンチに含まれる機能の一部が検証されていない | v1.2 | 未修正 |
| (Xilinx Answer 47604) | Poisoned AtomicOp に応答するとき間違ったバイト カウントが設定される | v1.1 | なし |
その他の情報:
| (Xilinx Answer 55085) | Virtex-7 Gen3 Integrated Block Wrapper for PCI Express v2.0 - Verilog インスタンシエーションを大文字から小文字に変更 |
| (Xilinx Answer 57342) | Virtex-7 FPGA Gen3 Integrated Block for PCI Express コア SRIOV サンプル デザイン シミュレーション |
| (Xilinx Answer 58495) | ザイリンクス PCI Express 割り込みデバッグ ガイド |
| (Xilinx Answer 64632) | Virtex-7 FPGA Gen3 Integrated Block for PCI Express - TYPE1 コンフィギュレーション空間の 64 ビットのプリフェッチ可能なメモリ ベース/リミット レジスタをイネーブルにする方法 |
| (Xilinx Answer 57777) | プロダクション シリコンでの COMMON_CFG 属性のアップデート |
| (Xilinx Answer 58076) | Virtex-7 FPGA Gen3 Integrated Block for PCI Express v2.2 - IES/GES デバイス サポート |
| (Xilinx Answer 57208) | 3DW TLP ヘッダーが AER ヘッダー ログ レジスタに 4DW TLP ヘッダーとして記録される |
| (Xilinx Answer 58743) | 2 つの PCIe コア間で同じクロッキング モジュールを共有する方法 |
改訂履歴
| 2013/04/03 | 初版 |
| 2013/06/19 | 2013.2 用にアップデート |
| 2013/08/04 | (Xilinx Answer 56975) および (Xilinx Answer 56976) を追加 |
| 2013/08/28 | (Xilinx Answer 57208) を追加 |
| 2013/10/03 | (Xilinx Answer 57777) を追加 |
| 2013/10/23 | 2013.3 用にアップデート |
| 2013/12/18 | 2013.4 用にアップデート |
| 2014/04/16 | 2014.1 用にアップデート |
| 2014/06/04 | 2014.2 用にアップデート |
| 2014/10/08 | 2014.3 用にアップデート |
| 2014/11/09 | (Xilinx Answer 62296) を追加 |
| 2014/11/24 | 2014.4 リリース用にアップデート |
| 2015/04/07 | (Xilinx Answer 64153) を追加 |
| 2015/4/15 | 2015.1 リリース用にアップデート |
| 2015/06/24 | 2015.2 リリース用にアップデート |
| 2015/10/06 | 2015.3 リリース用にアップデート |
| 2015/11/24 | 2015.4 リリース用にアップデート |
| 2016/04/13 | 2016.1 リリース用にアップデート |
| 2016/05/12 | (Xilinx Answer 67172) を追加 |
| 2016/06/06 | (Xilinx Answer 67111) を追加 |
| 2016/06/08 | 2016.2 リリース用にアップデート |
| 2016/07/05 | (Xilinx Answer 65569) を追加 |
| 2016/10/05 | 2016.3 リリース用にアップデート |
| 2017/01/24 | 2016.4 リリース用にアップデート |
| 2017/04/05 | 2017.1 リリース用にアップデート |
| AR# 54645 | |
|---|---|
| 日付 | 02/16/2018 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP |
|