UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 54646

AXI Bridge for PCI Express - Vivado 2013.1 以降のツール バージョンでのリリース ノートおよび既知の問題

説明

このアンサーは、AXI Bridge for PCI Express コアのリリース ノートおよび既知の問題で、次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、Vivado 2013.1 およびそれ以降のツール バージョンで生成されたコアを対象としています。

以前のバージョンの既知の問題および ISE サポート情報は、『IP リリース ノート ガイド』 (XTP025) を参照してください。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

一般情報

AXI Bridge for PCI Express v1.09.a コアのリリース ノートは、(Xilinx Answer 44969) を参照してください。

サポートされるデバイスは次の場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v2.8 (Rev2)2016.3
v2.8 (Rev1)2016.2
v2.82016.1
v2.7 (Rev1)2015.4
v2.72015.3
v2.6 (Rev 1)2015.2
v2.62015.1
v2.5 (Rev2)2014.4
v2.5 (Rev 1)
2014.4
v2.52014.3
v2.42014.2
v2.3 (Rev1)2014.1
v2.32013.4
v2.22013.3
v2.12013.2
v2.02013.1


v2.8 (Rev2) での変更点

  • 機能の改善点
    • ソース HDL ファイルを 1 つのファイルにまとめて合成およびシミュレーションを高速化 (ユーザーが変更する必要なし)
    • RP および EP の AXIS_CTL_SIZE の DRC を追加
    • コア コンフィギュレーション GUI ページの BASEADDR および HIGHADDR パラメーターのツールヒントをアップデート
    • HIGHADDR のデフォルト値を 0x00001FFF に変更
    • M_AXI インターフェイスの接続を追加
  • その他
    • 1 つまたは複数のサブコアにおけるリビジョン変更

デザイン アドバイザリ

(Xilinx Answer 62296)7 Series/Virtex-7 FGPA Gen3 Integrated Block for PCI Express / AXI Bridge for PCI Express (Vivado 2014.1/2014.2/2014.3) - Gen1 としてコンフィギュレーションされたコアをインプリメントすると constant_clock および unconstrained_internal_endpoints がレポートされる
(Xilinx Answer 62770) 7 Series Integrated Block for PCI Express / AXI Bridge for PCI Express (Vivado 2013.3 - Vivado 2014.3) のデザイン アドバイザリ - GTP デバイスでのリンク トレーニングの問題


緊急パッチ

AXI Bridge for PCI Express コアの緊急パッチと、それに対応する Vivado ツールのバージョンは、次のようになっています。


アンサー コアのバージョン (パッチをインストールした後)ツール バージョン
(Xilinx Answer 63472)
v2.5 (Rev. 3)
2014.4
(Xilinx Answer 63229) v2.5 (Rev. 2)2014.4
(Xilinx Answer 63182)v2.6 (Rev. 2)2015.2
(Xilinx Answer 65645)
v2.6 (Rev. 3)
2015.2
(Xilinx Answer 65647)
v2.7 (Rev. 65647)
2015.3
(Xilinx Answer 66348)v2.7 (Rev.66348)2015.4


既知の問題および修正された問題

次の表に、Vivado 2013.1 でリリースされた AXI Bridge for PCI Express コア v2.0 以降の既知の問題を示します。

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 66348)Zynq -1 デバイスの x2Gen2 コンフィギュレーションの AXI Interface のクロック周波数が遅すぎるv2.7 (Rev1)v2.7 (Rev.66348)
(Xilinx Answer 65647)ほかのトラフィックの実行中に MSI パケットが受信されるとコアでエラーが発生する (Vivado 2015.3)v2.7v2.7 (Rev1)
(Xilinx Answer 65645)ほかのトラフィックの実行中に MSI パケットが受信されるとコアでエラーが発生する (Vivado 2015.2)
v2.6 (Rev 1)v2.7 (Rev1)
(Xilinx Answer 65588)合成後の DCP インプリメンテーションにおけるタイミングの問題v2.5 (Rev2)未修正
(Xilinx Answer 62854)余分な BUFG の使用 v2.5v2.5 (Rev 1)
(Xilinx Answer 62265) KC705 ボードのデフォルトのクロック配置が不正v2.5v2.5 (Rev2)
(Xilinx Answer 60440)AXI BAR アドレスが間違ってデコードされる v2.3 (Rev1)v2.4
(Xilinx Answer 61491)リンク幅が x1 よりも大きいコアを生成すると、コンフィギュレーションによっては、サンプル デザインのシミュレーションが常に x1 にトレイン ダウンするv2.4v2.5
(Xilinx Answer 61248)
Gen2 速度で x8 リンク幅のコアが正しく生成されない v2.3 (Rev1)v2.5
(Xilinx Answer 55711)コアでのタイミング問題v2.3未修正
(Xilinx Answer 59900)合成/インプリメンテーション後のネットリストの論理/タイミング シミュレーションのサポート v2.3 (Rev1)未修正
(Xilinx Answer 58738)
Zynq 7015 (clg485 パッケージ) / Artix 35t (cpg236 および csg325 パッケージ) および 50t デバイスのサポート v2.3v2.3 (Rev1)
(Xilinx Answer 57835)エニュメレート中にルート ポート受信スレーブ エラーが発生してプロセッサが停止する v1.08.av2.2
(Xilinx Answer 56647)コア制約ファイルが生成されないv2.1v2.2
(Xilinx Answer 55348)RC モードで ASPM をイネーブルにした DMA を実行すると割り込みデコード レジスタが間違って設定されるv2.0未修正
(Xilinx Answer 55349)RC モードで ASPM をイネーブルした DMA を実行すると AXI_PCIE ブリッジが応答しなくなるv1.06.a未修正
(Xilinx Answer 55350)Zynq デバイスで x4Gen2 Endpoint としてコンフィギュレーションすると EP モードのコアで破損したデータがメモリに書き込まれるv1.06.av2.0
(Xilinx Answer 55351)Zynq デバイスで RC x4Gen2 としてコンフィギュレーションした場合にメモリ読み出しに対するコンプリート信号が生成されないv1.06.a v2.0


その他の情報

(Xilinx Answer 60372) Gen1x1 コンフィギュレーションでの axi_aclk_out クロックの周波数
(Xilinx Answer 53377) AXI Bridge for PCI Express - プリフェッチ可能でない 64 ビットの BAR のコアをコンフィギュレーションする方法
(Xilinx Answer 60372) AXI Bridge for PCI Express v2.3 - Gen1x1 コンフィギュレーションでの axi_aclk_out クロックの周波数
(Xilinx Answer 65062) AXI Memory Mapped for PCI Express によるアドレス マップ

改訂履歴

2013/04/03初版
2013/06/192013.2 リリース用にアップデート
2013/08/24(Xilinx Answer 56652) を追加
2013/08/26(Xilinx Answer 56647) を追加
2013/10/07(Xilinx Answer 57835) を追加
2013/10/232013.3 リリース用にアップデート
2013/12/182013.4 リリース用にアップデート
2014/01/14(Xilinx Answer 59083) および (Xilinx Answer 59084) を追加
2014/02/28(Xilinx Answer 58738) を追加
2014/04/162014.1 リリース用にアップデート
2014/04/28(Xilinx Answer 60372) を追加
2014/06/042014.2 リリース用にアップデート
2014/06/24(Xilinx Answer 61248) を追加
2014/07/15(Xilinx Answer 61491) を追加
2014/07/08(Xilinx Answer 60440) を追加
2014/10/082014.3 リリース用にアップデート
2014/11/09(Xilinx Answer 62296) を追加
2014/11/242014.4 リリース用にアップデート
2015/01/09「緊急パッチ」セクションを追加
2014/02/05(Xilinx Answer 63472) を追加
2015/04/152015.1 リリース用にアップデート
2015/06/242015.2 リリース用にアップデート
2015/07/21(Xilinx Answer 63182) を追加
2015/10/302015.3 リリース用にアップデート
2015/11/242015.4 リリース用にアップデート
01/14/2016(Xilinx Answer 66348) を追加
2016/04/132016.1 リリース用にアップデート
2016/08/062016.2 リリース用にアップデート
2016/10/052016.3 リリース用にアップデート

アンサー レコード リファレンス

サブアンサー レコード

AR# 54646
作成日 02/28/2013
最終更新日 10/13/2016
ステータス アクティブ
タイプ リリース ノート
IP
  • AXI PCI Express (PCIe)