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LogiCORE IP AXI 1G/2.5G Ethernet Subsystem コア - Vivado 2013.1 およびそれ以降のツール バージョンのリリース ノートおよび既知の問題

説明

このアンサーは AXI Ethernet コアのリリース ノートで、既知の問題を含む次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、Vivado 2013.1 およびそれ以降のツール バージョンで生成されたコアを対象としています。

AXI Ethernet LogiCORE IP ページ:

http://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/axi_ethernet.html

注記: 2015.1 リリースより前のバージョンでは、2.5G のサポートがなかったため、AXI 1G/2.5G Ethernet Subsystem コアは AXI Ethernet と呼ばれていました。

ソリューション

一般情報

サポートされるデバイスは、次の場所から確認できます。

    • AXI Ethernet LogiCORE IP 製品ガイド
https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ethernet;v=latest;d=pg138-axi-ethernet.pdf

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado に含まれるコアの変更ログ ファイルを参照してください。

バージョン対照表
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v4.02013.1
v5.02013.2
v6.02013.3
V6.0 (Rev .1)2013.4
v6.12014.1
v6.1 (Rev. 1)2014.2
v6.22014.3
v6.2 (Rev. 1)2014.4
v7.02015.1
v7.0 (Rev. 1)2015.2
v7.0 (Rev. 2)2015.3
v7.0 (Rev. 3)2015.4
v7.0 (Rev. 4)2016.1
v7.0 (Rev. 5)2016.2
v7.0 (Rev. 6)2016.3
v7.0 (Rev. 7)2016.4
v7.0 (Rev. 8)2017.1
v7.12017.2
v7.1 (Rev. 1)2017.3
v7.1 (Rev. 2)2017.4
v7.1 (Rev. 3)2018.1
v7.1 (Rev. 4)2018.2
v7.1 (Rev. 5)2018.3
v7.1 (Rev. 6)2019.1
v7.1 (Rev. 7)2019.2
v7.22020.1


一般的なガイダンス

次の表に、LogiCORE AXI Ethernet コアを使用する際の一般的なガイダンスを含むアンサーを示します。

アンサータイトル
(Xilinx Answer 55248)Vivado タイミング制約と IP 制約 - IP に「CRITICAL WARNING: [Vivado 12-259] No clocks specified, please specify clocks」または「CRITICAL WARNING: [Vivado 12-1387] No valid object(s) found for set_max_delay」というクリティカル警告が表示される


既知の問題および修正された問題

次の表に、Vivado 2013.1 でリリースされた AXI 1G/2.5G Ethernet Subsystem コア v4.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

既知の問題のリストは、Tri-Mode Ethernet MAC IP (Xilinx Answer 54251) および 1G/2.5G Ethernet PCS/PMA or SGMII IP (Xilinx Answer 54667) IP を参照してください。

アンサータイトル問題の発生した
バージョン
修正バージョン
(Xilinx Answer 73409)2019.2 - 1G/2.5G AXI Ethernet Subsystem - AXIS インターフェイスの最後から 1 つ前のビートでスレーブが TREADY をディアサートすると、2 ビート連続で TLAST がアサートされるv7.1 (Rev.7)アンサー レコードを参照
(Xilinx Answer 69455)1G/2.5G AXI Ethernet Subsystem v7.1 およびそれ以降のバージョン - AXI4 Stream インターフェイスに IP を接続すると、lwIP が停止するv7.0 (Rev. 8)アンサー レコードを参照
(Xilinx Answer 65767)LwIP を含む 2015.3 AXI Ethernet デザインが KCU105、VCU108、および VCU110 UltraScale ボードで動作しない7.0 (Rev. 2)アンサー レコードを参照
(Xilinx Answer 64241)AXI 1G/2.5G Ethernet Subsystem v7.0 - -2L および -1LV デバイス用の 2.5G デザインでコアのタイミングが満たされないv7.0アンサー レコードを参照
(Xilinx Answer 64833)2015.1 AXI Ethernet/RGMII - Artix デバイス上で LWIP が機能しないv7.0v7.0 (Rev1)
(Xilinx Answer 64223)Vivado IPI - AXI 1G/2.5G Ethernet Subsystem v6.2 以前 - UltraScale SGMII over LVDS - IPI デザイン用に idelay 制御エレメントを手動で追加する必要があるv6.2アンサー レコードを参照
(Xilinx Answer 64142)Vivado IPI - AXI 1G/2.5G Ethernet Subsystem v6.2 以前 - UltraScale SGMII over LVDS - 同期およびリセット問題v6.2アンサー レコードを参照
(Xilinx Answer 63106)LogiCORE Tri-Mode Ethernet MAC、10-Gigabit Ethernet MAC、AXI Ethernet and AXI 10G Ethernet - Vivado 2014.4 以前 - 64 ビット マスターを使用すると AXI4-Lite インターフェイスでエラーが発生するv6.2アンサー レコードを参照
(Xilinx Answer 63914)AXI Ethernet v6.2 以前のバージョン - SGMII over LVDS リソースに SGMII を使用した UltraScale で同期およびリセットに問題があるv6.2アンサー レコードを参照
(Xilinx Answer 56024)AXI Ethernet v4.0 - SGMII インターフェイスが自動ネゴシエーションに対し間違ってコンフィギュレーションされているv4.0v5.0
(Xilinx Answer 58343)Vivado ツールの問題が原因で FIFO モードで設定された AXI Ethernet v6.0 システムでペリフェラル テストを通過しないv6.0v6.0
(Xilinx Answer 59504)電源投入後に PHY_RESET_N がディアサートされないことがあるv2.01.av6.1

アンサー レコード リファレンス

サブアンサー レコード

AR# 54688
日付 08/25/2020
ステータス アクティブ
種類 リリース ノート
ツール
IP