このアンサーは AXI Ethernet コアのリリース ノートで、既知の問題を含む次の情報が記載されています。
このアンサーは、Vivado 2013.1 およびそれ以降のツール バージョンで生成されたコアを対象としています。
AXI Ethernet LogiCORE IP ページ:
http://japan.xilinx.com/content/xilinx/ja/products/intellectual-property/axi_ethernet.html
注記: 2015.1 リリースより前のバージョンでは、2.5G のサポートがなかったため、AXI 1G/2.5G Ethernet Subsystem コアは AXI Ethernet と呼ばれていました。
一般情報
サポートされるデバイスは、次の場所から確認できます。
各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado に含まれるコアの変更ログ ファイルを参照してください。
バージョン対照表
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
| コアのバージョン | Vivado のバージョン |
|---|---|
| v4.0 | 2013.1 |
| v5.0 | 2013.2 |
| v6.0 | 2013.3 |
| V6.0 (Rev .1) | 2013.4 |
| v6.1 | 2014.1 |
| v6.1 (Rev. 1) | 2014.2 |
| v6.2 | 2014.3 |
| v6.2 (Rev. 1) | 2014.4 |
| v7.0 | 2015.1 |
| v7.0 (Rev. 1) | 2015.2 |
| v7.0 (Rev. 2) | 2015.3 |
| v7.0 (Rev. 3) | 2015.4 |
| v7.0 (Rev. 4) | 2016.1 |
| v7.0 (Rev. 5) | 2016.2 |
| v7.0 (Rev. 6) | 2016.3 |
| v7.0 (Rev. 7) | 2016.4 |
| v7.0 (Rev. 8) | 2017.1 |
| v7.1 | 2017.2 |
| v7.1 (Rev. 1) | 2017.3 |
| v7.1 (Rev. 2) | 2017.4 |
| v7.1 (Rev. 3) | 2018.1 |
| v7.1 (Rev. 4) | 2018.2 |
| v7.1 (Rev. 5) | 2018.3 |
| v7.1 (Rev. 6) | 2019.1 |
| v7.1 (Rev. 7) | 2019.2 |
| v7.2 | 2020.1 |
一般的なガイダンス
次の表に、LogiCORE AXI Ethernet コアを使用する際の一般的なガイダンスを含むアンサーを示します。
| アンサー | タイトル |
|---|---|
| (Xilinx Answer 55248) | Vivado タイミング制約と IP 制約 - IP に「CRITICAL WARNING: [Vivado 12-259] No clocks specified, please specify clocks」または「CRITICAL WARNING: [Vivado 12-1387] No valid object(s) found for set_max_delay」というクリティカル警告が表示される |
既知の問題および修正された問題
次の表に、Vivado 2013.1 でリリースされた AXI 1G/2.5G Ethernet Subsystem コア v4.0 以降の既知の問題を示します。
注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
既知の問題のリストは、Tri-Mode Ethernet MAC IP (Xilinx Answer 54251) および 1G/2.5G Ethernet PCS/PMA or SGMII IP (Xilinx Answer 54667) IP を参照してください。
| アンサー | タイトル | 問題の発生した バージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 73409) | 2019.2 - 1G/2.5G AXI Ethernet Subsystem - AXIS インターフェイスの最後から 1 つ前のビートでスレーブが TREADY をディアサートすると、2 ビート連続で TLAST がアサートされる | v7.1 (Rev.7) | アンサー レコードを参照 |
| (Xilinx Answer 69455) | 1G/2.5G AXI Ethernet Subsystem v7.1 およびそれ以降のバージョン - AXI4 Stream インターフェイスに IP を接続すると、lwIP が停止する | v7.0 (Rev. 8) | アンサー レコードを参照 |
| (Xilinx Answer 65767) | LwIP を含む 2015.3 AXI Ethernet デザインが KCU105、VCU108、および VCU110 UltraScale ボードで動作しない | 7.0 (Rev. 2) | アンサー レコードを参照 |
| (Xilinx Answer 64241) | AXI 1G/2.5G Ethernet Subsystem v7.0 - -2L および -1LV デバイス用の 2.5G デザインでコアのタイミングが満たされない | v7.0 | アンサー レコードを参照 |
| (Xilinx Answer 64833) | 2015.1 AXI Ethernet/RGMII - Artix デバイス上で LWIP が機能しない | v7.0 | v7.0 (Rev1) |
| (Xilinx Answer 64223) | Vivado IPI - AXI 1G/2.5G Ethernet Subsystem v6.2 以前 - UltraScale SGMII over LVDS - IPI デザイン用に idelay 制御エレメントを手動で追加する必要がある | v6.2 | アンサー レコードを参照 |
| (Xilinx Answer 64142) | Vivado IPI - AXI 1G/2.5G Ethernet Subsystem v6.2 以前 - UltraScale SGMII over LVDS - 同期およびリセット問題 | v6.2 | アンサー レコードを参照 |
| (Xilinx Answer 63106) | LogiCORE Tri-Mode Ethernet MAC、10-Gigabit Ethernet MAC、AXI Ethernet and AXI 10G Ethernet - Vivado 2014.4 以前 - 64 ビット マスターを使用すると AXI4-Lite インターフェイスでエラーが発生する | v6.2 | アンサー レコードを参照 |
| (Xilinx Answer 63914) | AXI Ethernet v6.2 以前のバージョン - SGMII over LVDS リソースに SGMII を使用した UltraScale で同期およびリセットに問題がある | v6.2 | アンサー レコードを参照 |
| (Xilinx Answer 56024) | AXI Ethernet v4.0 - SGMII インターフェイスが自動ネゴシエーションに対し間違ってコンフィギュレーションされている | v4.0 | v5.0 |
| (Xilinx Answer 58343) | Vivado ツールの問題が原因で FIFO モードで設定された AXI Ethernet v6.0 システムでペリフェラル テストを通過しない | v6.0 | v6.0 |
| (Xilinx Answer 59504) | 電源投入後に PHY_RESET_N がディアサートされないことがある | v2.01.a | v6.1 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 56024 | AXI Ethernet v4.0 - SGMII インターフェイスが自動ネゴシエーションに対し間違ってコンフィギュレーションされている | N/A | N/A |
| 58343 | Vivado 2013.3 - IP インテグレーターを使用して FIFO を使用するように設定した AXI Ethernet v6.0 デザインがペリフェラル テストでエラーになる | N/A | N/A |
| 59504 | AXI Ethernet Core v6.0 以前 - 電源投入後に PHY_RESET_N がディアサートされないことがある | N/A | N/A |
| AR# 54688 | |
|---|---|
| 日付 | 08/25/2020 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| ツール | |
| IP | |