説明

問題の発生したバージョン : v1.8
修正バージョン : (ザイリンクス アンサー 45195) を参照

MIG で VHDL インスタンシエーション テンプレート (.vho ファイル) が生成されません。CORE Generator ツールでデザイン入力を VHDL に設定すると、Verilog インスタンシエーション テンプレート (.veo) のみが生成されます。

ソリューション

これは既知の問題です。

この問題を回避するには、example_top.vhd のインスタンシエーションを参考として使用してください。コンポーネント宣言およびユーザー デザインのインスタンシエーションは、example_top.vhd のものを直接コピーできます。

改訂履歴
2013/04/03 - 初版