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AR# 54845

MIG 7 Series v1.8 - コアの VHDL インスタンシエーション テンプレートが生成されない

説明

問題の発生したバージョン : v1.8
修正バージョン : (ザイリンクス アンサー 45195) を参照

MIG で VHDL インスタンシエーション テンプレート (.vho ファイル) が生成されません。CORE Generator ツールでデザイン入力を VHDL に設定すると、Verilog インスタンシエーション テンプレート (.veo) のみが生成されます。

ソリューション

これは既知の問題です。

この問題を回避するには、example_top.vhd のインスタンシエーションを参考として使用してください。コンポーネント宣言およびユーザー デザインのインスタンシエーションは、example_top.vhd のものを直接コピーできます。

改訂履歴
2013/04/03 - 初版

AR# 54845
作成日 03/08/2013
最終更新日 12/02/2013
ステータス アクティブ
タイプ 既知の問題
デバイス
  • Virtex-7
  • Kintex-7
  • Artix-7
  • Zynq-7000
IP
  • MIG 7 Series