説明

Base System Builder MIG デザインに対し DRC チェックを実行すると次のようなエラー メッセージが表示されます。

"ERROR:EDK - DDR3_SDRAM (axi_7series_ddrx) - The clock frequencies are not correct or are not correctly specified for the input clock ports.   The specification 'Frequency of port "clk"' (133333333) * 'Parameter "C_NCK_PER_CLK"'(4)  == 'Frequency of port "mem_refclk"' (533333333) has failed."

次のクロック周波数を確認しました。
    clk = 133333333
    mem_refclk = 533333333
「mem_refclk = clk * 4」であることは確かです。

次のように設定するとエラーは発生しません。
    clk = 125000000
    mem_refclk = 500000000

この問題の回避策を教えてください。TCL 制約はこの使用例ではうまく機能しません。

C:\Xilinx\14.4\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\axi_7series_ddrx_v1_07_a\data\axi_7series_ddrx_v2_1_0.tcl

ソリューション

mem_refclk_freq の値を設定する出力クロックを変更してください。この場合は C_CLKOUT1_FREQ です。

BEGIN clock_generator
 PARAMETER INSTANCE = clock_generator_0
 PARAMETER HW_VER = 4.03.a
 PARAMETER C_CLKIN_FREQ = 200000000
 PARAMETER C_CLKOUT0_FREQ = 533333333
 PARAMETER C_CLKOUT0_PHASE = 337.5
 PARAMETER C_CLKOUT0_GROUP = PLLE0
 PARAMETER C_CLKOUT0_BUF = FALSE
 PARAMETER C_CLKOUT1_FREQ = 533333332    <------ change this

DRC でこれをチェックできないのは繰り返される数字をチェックできないからです。