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AR# 54930

Vivado シミュレーターを使用して混合言語のタイミングシミュレーションを実行すると、関連する SDF 遅延が検出されない

説明

Vivado シミュレーターを使用してタイミング シミュレーションを実行すると、タイミング シミュレーション ネットリストに関連する遅延が検出されません。波形の信号には、遅延は表示されません。

どうすれば SDF ベースの遅延をデザインに関連付けることができますか。また、これはいつ修正されますか。

ソリューション

これは 2012.x Vivado ツールセットの既知の問題です。この問題は 2013.1 で修正されています。

この問題は、VHDL ベースのテスト構造が Verilog ベースのタイミング シミュレーション ネットリストを駆動するのに使用されると発生します。

次のようにコマンド ラインで Vivado シミュレーターを実行し、-sdfmax オプションを使用して SDF ファイルと階層を指定すると、問題を回避できます。

          -sdfmax /<testbench_name>/uut=work.<sdf_filename>.sdf

Vivado シミュレーターのコマンド ライン操作の詳細については、『Vivado Design Suite ユーザー ガイド : ロジック シミュレーション』を参照してください。

AR# 54930
日付 04/10/2013
ステータス アクティブ
種類 一般