問題の発生したバージョン : v1.8
修正バージョン : ISE の場合は、(ザイリンクス アンサー 45195) を参照してください。
Vivado の場合は、(ザイリンクス アンサー 54025) を参照してください。
MIG 7 Series DDR3 デザインには [Debug Signals] オプションがあり、デザイン内の適切なデバッグ信号を ChipScope ILA および VIO コアに接続した状態でこれらのコアを生成します。 この VIO には DQS バイト セレクトがあり、ChipScope ツールに表示されているデバッグ出力を dbg_dqs 上のバイトに関連付けます。PRBS リード レベリング キャリブレーションの場合、dbg_dqs は接続されていないため、結果値はキャリブレートされた最後のバイト グループに対するものになります。
| AR# 55011 | |
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| 日付 | 09/06/2013 |
| ステータス | アクティブ |
| 種類 | 既知の問題 |
| デバイス | |
| IP | |