AR# 55060

MIG 7 Series DDR3/DDR2、AXI インターフェイスはイネーブル - コントローラーで読み出しが終了する前に書き込みコマンドが処理される

説明

問題の発生したバージョン: MIG 7 Series v1.8

修正バージョン: (Xilinx Answer 54025) を参照

このアンサーは、AXI インターフェイスをイネーブルにした MIG 7 Series DDR3/DDR2 デザインに適用されます。

AXI インターフェイスで長い書き込みまたは読み出しバーストがリクエストされるときに、AXI が現在読み出しリクエストに使用されているのに、それが完了する前に書き込みリクエストに使用されることがあります。 

この場合、書き込みリクエストがすべて終了してから、AXI は残りの読み出しリクエストを送信します。

ソリューション

これは AXI アービタの問題です。ロジックは、読み出しが完了する前に書き込みに切り替わるべきではありません。 

これは通常機能には影響しませんが、厳格な書き込みおよび読み出し順序が必要なデザインの場合は、機能に問題が出ることがあります。 

この問題を回避するには、書き込みと読み出しが同時にアサートされないようにしてください。読み出しが完了してから、書き込みが AXI でリクエストされます。

スタベーション タイムアウトや待機タイムアウトはありません。 

この問題は、Vivado 2013.2 以降で修正されています。

改訂履歴

2017/03/06 - 「問題の発生したバージョン」と「修正バージョン」を追加

AR# 55060
日付 03/08/2017
ステータス アクティブ
種類 一般
デバイス
ツール
IP