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AR# 55077

Ethernet IP - Vivado ツールのデザイン階層

説明

Vivado の Ethernet IP コアが暗号化された HDL および GT インスタンスの両方を含むコア ブロックとしてアップデートされました。

ソリューション

前の core block レベルは現在コアの最上位レベルになっています。これには、トランシーバー インターフェイスおよび物理インターフェイスの I/O ロジックが含まれます。トランシーバー インスタンスの IOB およびサポート ロジックはまだ単純な HDL としてリリースされています。また、コア レベルの階層的な XDC ファイルもあります。ブロック レベル ポートに関する情報については、コアの製品ガイドを参照してください。

Vivado 2013.3 およびそれ以降のツールでは、共有可能なロジック リソースをコアに含む/除外するを選択する GUI オプションがあります。複数のコアで共有可能な BUFG、MMCM、GT COMMON ブロックなどのロジックがこれに該当します。 共有されたロジック層は <core_name>_support.v/vhd となります。このオプションの詳細は、コアの製品ガイドを参照してください。

注記 : RXAUI の場合、このオプションは Vivado Design Suite 2013.1 で追加されました。

アンサー レコード リファレンス

マスター アンサー レコード

AR# 55077
日付 10/27/2013
ステータス アクティブ
種類 一般
IP
  • 10 Gigabit Ethernet Media Access Controller
  • 10 Gigabit Ethernet PCS-PMA with FEC/Auto-Negotiation for backplanes (10GBASE-KR)
  • Ethernet 1000BASE-X PCS/PMA or SGMII
  • More
  • QSGMII
  • RXAUI
  • Ten Gigabit Ethernet PCS/PMA
  • Tri-Mode Ethernet MAC
  • XAUI
  • Less
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