問題の発生したバージョン : v1.4 またはそれ以前のバージョンから v2.0 へのアップグレード
Vivado 2013.1 ツールでは、v1.8 またはそれ以前のバージョンの 7 Series Integrated Block Wrapper for PCI Express コアをアップグレードすると、一部のコア ポートに対して次のようなエラー メッセージが表示されます。
"ERROR: [Synth 8-448] named port connection 'PIPE_PCLK_IN' does not exist for instance 'pcie3_7x_v1_4_0_i' of module 'pcie3_7x_v1_4_0' [/.../design.srcs/sources_1/imports/pcie3_7x_v1_4_0/pcie3_7x_v1_4_0/example_design/xilinx_pcie_3_0_7vx_ep.v:412]"
"ERROR: [Synth 8-448] named port connection 'PIPE_PCLK_IN' does not exist for instance 'pcie3_7x_v1_4_0_i' of module 'pcie3_7x_v1_4_0' [/.../design.srcs/sources_1/imports/pcie3_7x_v1_4_0/pcie3_7x_v1_4_0/example_design/xilinx_pcie_3_0_7vx_ep.v:412]"
ザイリンクス IP 間で一貫性を持たせるため、Verilog コアの信号名がすべて小文字に変更されました。したがって、コアがインスタンシエートされる上位レベル モジュールは次に示す信号を小文字で使用する必要があります。デザインでコアのインスタンシエーションを変更する前に、コアをアップグレードしてください。
PIPE_*
ICAP_*
また、コアのインスタンシエーションに次の新しい信号を追加する必要があります。
drp_*
init_pattern_bus
cfg_local_err
「*」はすべての文字の置き換えとなり、特定信号名の接頭辞の後に続きます。
上に挙げた例では、「PIPE_PCLK_IN」が「pipe_pclk_in」となります。
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 55085 | Virtex-7 GEN3 Integrated Block Wrapper for PCI Express v2.0 - Verilog インスタンシエーションの信号名を大文字から小文字に変更 | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 55085 | Virtex-7 GEN3 Integrated Block Wrapper for PCI Express v2.0 - Verilog インスタンシエーションの信号名を大文字から小文字に変更 | N/A | N/A |
| AR# 55085 | |
|---|---|
| 日付 | 11/06/2013 |
| ステータス | アクティブ |
| 種類 | 既知の問題 |
| デバイス | |
| ツール | |
| IP | |