AR# 55185

Vivado 合成のデザイン アシスタント - XST に対応した Vivado 合成の RTL/GUI/TCL オプション

説明

このアンサーでは、XST に対応する Vivado 合成の RTL/GUI/Tcl オプションの一部を紹介します。

このアンサーにある XST と Vivado 合成のオプションを対比させた表を利用して、XST から Vivado 合成へ移行する際に参照したり、クイック リファレンス ガイドとして使用したりできます。

このアンサーはその目的で提供されています。

注記 : このアンサーは、「ザイリンクス Vivado 合成ソリューション センター」 (Xilinx Answer 55265) の一部です。「ザイリンクス Vivado 合成ソリューション センター」には、Vivado 合成に関する質問を解決するのに役立つ情報が掲載されています。

デザインを新しく作成する場合、または問題をトラブルシュートする場合は、Vivado 合成ソリューション センターから情報を入手してください。

ソリューション

次の表は XST と Vivado 合成のオプションの対照表です。

名前 XST Vivado 言語
階層維持 keep_hierarchy (RTL/GUI) keep_hierarchy (RTL)、-flatten_hierarchy (GUI/TCL) VHDL、Verilog
ブラック ボックス BoxType (RTL) black_box (RTL) VHDL、Verilog
バッファー タイプ buffer_type (RTL) なし VHDL、Verilog
フル ケース vldcase (GUI)、full_case (RTL) full_case (RTL) Verilog
ゲーテッド クロック なし gated_clock_conversion、gated_clk (RTL/GUI/TCL) VHDL、Verilog
キープ Keep (RTL) keep (RTL) VHDL、Verilog
最大ファンアウト max_fanout (RTL/GUI) fanout_limit (TCL/GUI)、MAX_FANOUT (RTL) VHDL、Verilog
パラレル ケース vldcase (GUI)、parallel_case (RTL) parallel_case (RTL) Verilog
RAM 形式 ram_style (RTL/GUI) ram_style (RTL)、ram_style (TCL - 隠し) VHDL、Verilog
ROM 形式 rom_style (RTL/GUI) rom_style (RTL) VHDL、Verilog
変換のオン/オフ synthesis translate_off、synthesis translate_on (RTL) synthesis translate_off、synthesis translate_on (RTL) VHDL、Verilog
dsp48 の使用 use_dsp48 (RTL/GUI) use_dsp48 (RTL) VHDL、Verilog
I/O バッファーの追加 iobuf (GUI) no_iobuf (GUI/Tcl - 隠し)、-mode out_of_context (Tcl/GUI - 推奨) VHDL、Verilog
FSM 抽出/ FSM スタイル fsm_extract (RTL/GUI) fsm_extraction (GUI/TCL) VHDL、Verilog
等価レジスタの削除 equivalent_register_removal (RTL/GUI) keep_equivalent_registers (GUI/TCL) VHDL、Verilog
リソース共有 resource_sharing (RTL/GUI) resource_sharing (TCL/GUI) VHDL、Verilog
RTL 回路図の生成 rtlview (GUI) -rtl (TCL) VHDL、Verilog
BUFG bufg (GUI) bufg (TCL/GUI) VHDL、Verilog
ネットリストの階層 netlist_hierarchy (GUI) なし VHDL、Verilog
Verilog インクルード ディレクトリ vlgincdir (GUI) include_dirs (TCL)、Verilog オプション - verilog_dir (GUI) Verilog
ジェネリック generics (RTL/GUI) generic (RTL/TCL) VHDL、Verilog
Verilog マクロ define (GUI) verilog_define (TCL) Verilog
最適化エフォート opt_level (RTL/GUI) effort_level (TCL - Hidden) VHDL、Verilog
BRAM 使用率 bram_utilization_ratio (GUI) max_bram (TCL - Hidden) VHDL、Verilog
DSP 使用率 dsp_utilization_ratio (GUI) max_dsp (TCL - Hidden) VHDL、Verilog
セーフ インプリメンテーション safe_implementation (RTL/GUI) fsm_safe_state (RTL/TCL) VHDL、Verilog
シフト レジスタの抽出 shreg_extract (RTL/GUI) shreg_extract (RTL/TCL) VHDL、Verilog
シフト レジスタの最小サイズ shreg_min_size (GUI) shreg_min_size (GUI/TCL) VHDL、Verilog
LUT の結合 lc (GUI) no_lc (GUI/TCL) VHDL、Verilog
制御セットの低減 reduce_control_sets (GUI) control_set_opt_threshold (GUI/TCL) VHDL、Verilog
指示子 なし directive (GUI/TCL) VHDL、Verilog
変更しない なし dont_touch (RTL/TCL) VHDL、Verilog
FSM エンコード fsm_encoding (RTL/GUI) fsm_encoding (RTL) VHDL、Verilog
SRL 形式 なし srl_style (RTL) VHDL、Verilog
ASYNC_REG なし ASYNC_REG (RTL) VHDL、Verilog
バッファー挿入 なし io_buffer_type (RTL) VHDL、Verilog
クロック バッファー挿入 なし clock_buffer_type (RTL) VHDL、Verilog
直接イネーブル なし DIRECT_ENABLE (RTL) VHDL、Verilog
直接リセット なし DIRECT_RESET (RTL) VHDL、Verilog
DSP のカスケード接続 なし cascade_dsp(GUI) VHDL、Verilog

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
55264 ザイリンクス Vivado 合成ソリューション センター - デザイン アシスタント N/A N/A
AR# 55185
日付 01/20/2016
ステータス アクティブ
種類 ソリューション センター
ツール