AR# 55299

Soft Error Mitigation (SEM) v4.0 - Artix-7 および Zynq-7000 デバイスで 100MHz ICAP クロックを使用するとセットアップ違反が発生する

説明

Artix または Zynq デバイスをターゲットとし、100MHz ICAP クロックを使用する SEM IP をインプリメントすると、コントローラーの RAMB18E1 とサンプル デザイン MON shim のレジスタの間でセットアップ タイム違反が発生することがあります。

ソリューション

タイミング レポートでタイミングが満たされていないパスを特定します。このパスを 9.75ns に過剰に制約する制約を追加します。デザインを再インプリメントします。タイミング レポートでデザインが 100MHz パフォーマンスのタイミングを満たしているかどうかを確認します。

例 2 : Vivado
ソース :                 example_controller/inst/wrapper_wrapper/genx7.wrapper_controller/controller_instrom/fw0/fw0_1024x18/CLKBWRCLK
                          (rising edge-triggered cell RAMB18E1 clocked by clk)
デスティネーション :            example_mon/example_mon_fifo_rx/augend_reg[5]/D
                          (rising edge-triggered cell FDRE clocked by clk)

set_max_delay -from [get_pins example_controller/inst/wrapper_wrapper/genx7.wrapper_controller/controller_instrom/fw0/fw0_1024x18/CLKBWRCLK] -to [get_pins {example_mon/example_mon_fifo_rx/augend_reg[*]/D}] 9.750

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54642 Soft Error Mitigation IP コア - Vivado 2013.1 およびそれ以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 55299
日付 04/05/2013
ステータス アクティブ
種類 一般
デバイス
ツール
IP