AR# 55328

Zynq-7000 SoC、APU - DBGPRSR Sticky Reset ステータス ビットが CPU のデバッグ以外のリセットではなくデバッグ リセットによって 1 にセットされる

説明

Arm アーキテクチャでは、プロセッサのデバッグ以外のロジックがリセット状態のときに Sticky Reset ステータス ビット DBGPRSR[SR] が 1 にセットされると指定されています。

ところが、プロセッサのデバッグ ロジックがリセット状態のときにこのビットが 1 にセットされます。

ソリューション

これにより、次の 2 つの問題が発生する可能性があります。


  • プロセッサのデバッグ以外のロジックがリセット状態のときに DBGPRSR.SR が 1 にセットされない。
  • プロセッサのデバッグ ロジックがリセット状態のときに DBGPRSR.SR が 1 にセットされる。

いずれの場合も DBGPRSR.SR ビットの値は破損しており、プロセッサのデバッグ以外のロジックがリセットされたときにデバッグ ロジックで正しく検出されません。

影響:
あまり重要ではありません。
回避策:
ありません。
対象となる構成:
CPU を使用するシステム。
対象となるデバイス リビジョン:すべて。修正予定はありません。(Xilinx Answer 47916) - 「Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点」を参照してください。
サード パーティのエラッタ:Arm 社のエラッタ 799770

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47916 Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点 N/A N/A
AR# 55328
日付 05/28/2018
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス