AR# 55351

AXI Bridge for PCI Express v1.06.a - Zynq デバイスで RC x4Gen2 としてコンフィギュレーションした場合にメモリ読み出しに対するコンプリート信号が生成されない

説明

問題の発生したバージョン : v1.06.a
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 44969) を参照

AXI Bridge for PCI Express v1.06.a コアを Zynq デバイスで x4Gen2 Root Complex としてコンフィギュレーションすると、エンドポイントからの読み出しに対する応答として CplD TLP が生成されません。

ソリューション

これは既知の問題であり、次のコアのリリースで修正される予定です。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2013/04/03 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 55351
日付 04/05/2013
ステータス アクティブ
種類 既知の問題
IP