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AR# 55711

AXI Bridge for PCI Express - コアのタイミングに関する問題

説明

修正されたバージョンおよびその他の既知の問題(Xilinx Answer 54646 参照)

AXI Bridge for PCI Express コアを使用した場合、次のデバイスでタイミングを満たすことができません。

  • Artix-7 デバイス
  • 小型の Zynq デバイス


ソリューション

Vivado 2015.3 の場合

タイミング違反が発生した場合、 opt_design を「Explore Sequential Area」に設定してください。

Vivado 2014.4 の場合

デフォルトのインプリメンテーション ストラテジを使用してタイミング違反が発生する場合は、performance_ExplorePostRoutePhysOpt インプリメンテーション ストラテジを選択してデザインをインプリメントし直します。

set_property strategy Performance_ExplorePostRoutePhysOpt [get_runs impl_name]

Vivado 2013.4 - Vivado 2014.3 の場合

タイミング違反が発生しないようにするには、プロパティを次のように設定します。

x1g1_128bit コンフィギュレーションの場合

set_property STEPS.SYNTH_DESIGN.ARGS.FSM_EXTRACTION sequential [get_runs synth_name]
set_property strategy Performance_Retiming [get_runs impl_name]
set_property STEPS.OPT_DESIGN.ARGS.DIRECTIVE Explore [get_runs impl_name]
set_property STEPS.POST_ROUTE_PHYS_OPT_DESIGN.IS_ENABLED true [get_runs impl_name]
set_property STEPS.POST_ROUTE_PHYS_OPT_DESIGN.ARGS.DIRECTIVE Explore [get_runs impl_name]

x1g2_128bit コンフィギュレーションの場合

set_property STEPS.SYNTH_DESIGN.ARGS.FSM_EXTRACTION sequential [get_runs synth_name]
set_property strategy Performance_Retiming [get_runs impl_name]

x4g2_128bit コンフィギュレーションの場合

set_property STEPS.SYNTH_DESIGN.ARGS.FSM_EXTRACTION sequential [get_runs synth_name]
set_property strategy Performance_ExplorePostRoutePhysOpt [get_runs impl_name]


x2g1_128bit、x4g1_128bit、x2g2_128bit コンフィギュレーションの場合

set_property strategy Performance_Explore [get_runs impl_name]


注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

2015/10/06 2015.3 用にアップデート
03/19/2015 小型の Zynq デバイスについて更新
2015/01/08 2014.4 を追加
2014/10/02 v2.5 の更新
4/16/2014 回避策を更新
4/24/2013 初版


アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54643 7 Series Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 55711
日付 10/08/2015
ステータス アクティブ
種類 既知の問題
IP
  • AXI PCI Express (PCIe)
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