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AR# 55853

Vivado 制約 - Verilog または VHDL ファイルにタイミング制約を含めることは可能か

説明

VHDL または Verilog ファイルにタイミング制約を記述しました。

Vivado ツールでこれらの制約が適用されたか適用されなかったかを示すメッセージが表示されません。report_timing または report_timing_summary にも、制約が使用されたことが表示されません。

インライン制約は Vivado 合成で使用できますか。

ソリューション

Vivado ツールでは、RTL に記述されているタイミング制約はサポートされません。set_max_delay コマンドを作成して XDC ファイルに入力してください。

この制約の構文および使用法は、ザイリンクス ウェブサイト (japan.xilinx.com) から『Vivado Design Suite ユーザー ガイド : 制約の使用』 (UG903) を参照してください。

AR# 55853
日付 08/14/2013
ステータス アクティブ
種類 一般
ツール
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