説明
MIG 7 Series DDR3/DDR2 デザインでは、リード レベリング キャリブレーションの後に PRBS リード レベリング キャリブレーションが実行され、読み出しキャプチャ クロックの中央揃えが調整されます。MIG 7 Series v1.9 の RTL では、特定のコード行が不適切にコメントアウトされているため、PRBS リード レベリング キャリブレーション ステージ (Phaser_IN ブロックへのインクリメントおよびデクリメント) が適用されず、キャリブレーション ステージが実行されなかったかのようになります。キャリブレーションでエラーは発生しませんが、PRBS リード レベリング キャリブレーションでの調整は適用されません。このため、キャリブレーション後に読み出しデータ エラーが発生する可能性があります。MIG 7 Series v1.9 の RTL を手動で変更する必要があります。
これは、(ザイリンクス アンサー 55531) で説明されています。
ソリューション
Kintex-7 FPGA エンベデッド キットのターゲット リファレンス デザインを使用している場合、上記の動作が発生することがあります。
その場合は、Kintex-7 FPGA エンベデッド キット用の BIST および Video Demo デザインの両方で次の手順を実行してください。
1. デザインの XPS プロジェクトを開きます。
2. XPS GUI の [System Assembly View] タブで axi_7series_ddrx (DDR3_SDRAM) IP を右クリックし、[Make This IP Local] をクリックします。
3. XPS プロジェクトのローカル pcore ディレクトリに移動します。
4. ../sources_1/edk/MicroBlaze_ProcessorSubSystem/pcores/axi_7series_ddrx_v1_08_a/hdl/verilog/mig_7series_v1_9_ddr_phy_prbs_rdlvl.v モジュールの 228 行目で次の行を探します。
//assign pi_stg2_prbs_rdlvl_cnt = prbs_dqs_cnt_r;
5. 次の文のコメントを解除します。
assign pi_stg2_prbs_rdlvl_cnt = prbs_dqs_cnt_r;
6. RTL をこのように変更したら、ビットストリームを再び生成します。
参考のため、このアンサー レコードには、上記の回避策を含めて生成されたビット ファイル (BIST および VIDEO DEMO デザイン用）が添付されています。
BIST_download.bit
VIDEO_DEMO_download.bit
アンサー レコード リファレンス
マスター アンサー レコード
関連アンサー レコード