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AR# 55899

7 Series Integrated Block for PCI Express v1.9 - 基準クロック周波数を 125MHz にするとコアがリンク トレーニングされない

説明

問題の発生したバージョン : v1.9
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 40469) を参照

7 Series Integrated Block for PCI Express v1.9 コアを 125MHz 基準クロック周波数で生成すると、コアがリンク トレーニングされません。

ソリューション

この問題は既知の問題であり、今後のリリースで修正される予定です。

この問題を回避するには、このアンサーの最後にあるファイルをコア名に合わせて名前を変更し、Source ディレクトリの pcie_7x_v1_9_pipe_clock.v (<core_name_pipe_clock.v>) と置き換えます。

非同期クロックをイネーブルにするには、PCIE_ASYNC_EN パラメーターを TRUE に設定します。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2013/05/17 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
pcie_7x_v1_9_pipe_clock.v 20 KB V

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40469 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 N/A N/A
AR# 55899
日付 08/14/2013
ステータス アクティブ
種類 一般
IP
  • 7 Series Integrated Block for PCI Express (PCIe)
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