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AR# 56245

LogiCORE IP LTE RACH Detector v2.0 - Vivado 2013.1 の合成後 Verilog モデルでシミュレーション エラーが発生する

説明

Vivado の合成後 Verilog モデルでシミュレーション エラーが発生します。 

このエラーは複数の周波数チャネルを使用する RACH コンフィギュレーションで発生し、周波数チャネル数が 5 を超える場合に発生します。

RACH チャネルの出力が間違っているというエラーが発生します。 

周波数デモジュレーターの RAM 初期化が間違っているのがこのエラーの原因です。 

RACH 信号は間違ってデモジュレートされ、間違った相関値になります。

ソリューション

次のいずれかをシミュレートし問題を回避できます。

  • 合成後の VHDL モデル
  • インプリメンテーション後の Verilog


LogiCORE IP LTE RACH Detector のリリース ノートおよび既知の問題については、(ザイリンクス アンサー 54487) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

AR# 56245
日付 08/20/2014
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite - 2013.1
IP
  • 3GPP LTE RACH Detector
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