AR# 56276

説明

MIG 7 Series DDR3/DDR2 v1.9 および v2.0 のサンプル デザインでは、DDR3/2 のバス使用率が以前のバージョンと比べて、非常に低くなっています。

これはなぜですか。

ソリューション

MIG 7 Series で、MEM_ADDR_ORDER に新しい設定 (TG_TEST) が追加されました。 

これまでは、使用可能な設定は BANK_ROW_COLUMN と ROW_BANK_COLUMN の 2 つのみでした。 

TG_TEST は、ユーザー インターフェイスへのアドレスをスクランブルし、ワースト ケースのアドレス シーケンスを供給して、トラフィック ジェネレーターがアクセスするメモリ空間を増加させるために導入されました。 

たとえば、行がランクまたは列に再マップされるようになります。 

バスの使用率を増加させるには、example_top.v/.vhd で MEM_ADDR_ORDER パラメーターを BANK_ROW_COLUMN または ROW_BANK_COLUMN に変更します。

TG_TEST は MEM_ADDR_ORDER のデフォルト設定とすることを意図したものではなく、将来のリリースでは BANK_ROW_COLUMN または ROW_BANK_COLUMN (MIG 7 Series ツールの設定による) に戻す予定です。

注記 : VHDL デザインではさらに、ユーザー デザインの最上位 RTL で MEM_ADDR_ORDER が TG_TEST に設定されます。これは手動で BANK_ROW_COLUMN または ROW_BANK_COLUMN に変更する必要があります。

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