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AR# 56387

MIG 7 Series - 複数のクロック ドメインを使用するとすべてのインターフェイスで VIO/ILA 2.0 内にタイミング エラーが発生する

説明

問題の発生したバージョン : v2.0
修正バージョン : (Xilinx Answer 54025) 参照

MIG 7 Series を使用している場合、異なるクロック ドメインを使用する複数の VIO および ILA をインスタンシエートすると、VIO/ILA 2.0 内でタイミング エラーが発生することがあります。これはマルチコントローラー デザインを使用している場合にのみ見られますが、シングル インターフェイス デザインに異なるクロック ドメインを使用する VIO および ILA が複数含まれていると、シングル インターフェイス デザインにも発生する可能性があります。デフォルトの MIG で生成されたサンプル デザインには VIO および ILA に対しクロック ドメインは 1 つしか使用されていないため、この問題は発生しません。

タイミング エラーの例
Slack (VIOLATED) :        -1.546ns  (required time - arrival time)
 
  Source:                 CHIPSCOPE_INST.u_ila_rldx/inst/ila_core_inst/u_ila_regs/U_XSDB_SLAVE/G_1PIPE_IFACE.s_di_r_reg[7]/C
                            (rising edge-triggered cell FDRE clocked by clk_pll_i_1  {rise@0.000ns fall@4.000ns period=8.000ns})
  Destination:            CHIPSCOPE_INST.u_ila_rldx/inst/ila_core_inst/u_ila_regs/reg_81/I_EN_CTL_EQ1.U_CTL/xsdb_reg_reg[7]/D
                            (rising edge-triggered cell FDRE clocked by clk_pll_i_1  {rise@0.000ns fall@4.000ns period=8.000ns})

Slack (VIOLATED) :        -1.039ns  (required time - arrival time)
  Source:                 u_my_mig/c0_u_qdr_phy_top/u_qdr_phy_write_top/u_qdr_phy_write_init_sm/phy_init_cs_reg[7]/C
                            (rising edge-triggered cell FDRE clocked by clk_pll_i  {rise@0.000ns fall@2.000ns period=4.000ns})
  Destination:            CHIPSCOPE_INST.u_ila_rldx/inst/ila_core_inst/shifted_data_in_reg[6][541]_srl7/D
                            (rising edge-triggered cell SRL16E clocked by clk_pll_i_1  {rise@0.000ns fall@4.000ns period=8.000ns})

Slack (VIOLATED) :        -2.188ns  (required time - arrival time)
  Source:                 u_my_mig/c2_u_rld_memc_ui_top_std/u_rld_phy_top/u_qdr_rld_phy_read_top/u_qdr_rld_phy_read_stage2_cal/cal_done_reg/C
                            (rising edge-triggered cell FDRE clocked by clk_pll_i_2  {rise@0.000ns fall@3.333ns period=6.666ns})
  Destination:            CHIPSCOPE_INST.u_ila_rldx/inst/ila_core_inst/shifted_data_in_reg[6][541]_srl7/D
                            (rising edge-triggered cell SRL16E clocked by clk_pll_i_1  {rise@0.000ns fall@4.000ns period=8.000ns})

ソリューション

これらのエラーは無視できません。異なるクロック ドメインを使用する追加デバッグ ロジックが MIG デザインまたはユーザー デザインに追加された場合にのみ、この問題は発生します。タイミング エラーが見られない場合はハードウェアでデバッグを続けても問題ありませんが、タイミング エラーが発生した場合は、各メモリ インターフェイスを個別にデバッグし、各 VIO/ILA インスタンシエーションに同じクロックを使用することを推奨します。 

改訂履歴
2013/06/19 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A
AR# 56387
日付 06/13/2013
ステータス アクティブ
種類 既知の問題
デバイス
IP
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