UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 57127

Vivado シミュレータ - VHDL Vivado プロジェクトで合成後およびインプリメンテーション後のタイミング シミュレーション オプションが淡色表示されている場合に VHDL タイミング シミュレーションを実行する方法

説明

デザイン フローでは、検証プロセスの一部として合成後およびインプリメンテーション後のタイミング シミュレーションを両方とも実行する必要があります。

VHDL のみの Vivado プロジェクトがありますが、サードパーティ シミュレータの VHDL シミュレータ ライセンスしか持っていません。

VHDL タイミング シミュレーションを実行するにはどうしたらよいですか。


ソリューション

合成後およびインプリメンテーション後のタイミング シミュレーションは、Vivado の VHDL に対してサポートされていません。 

『Vivado Design Suite ユーザー ガイド : ロジック シミュレーション』 (UG900) には、次のような記載があります。

「重要 : 合成後とインプリメンテーション後のタイミング シミュレーションは、Verilog でのみサポートされます。VHDL のタイミング シミュレーションはサポートされません。」

これに対する以前の推奨回避策は、Tcl コンソールから write_vhdl および write_sdf コマンドを実行し、サードパーティ シミュレータでシミュレーションをスタンドアロンで実行することでした。

しかし、タイミング シミュレーションに必要な -timesim が write_vhdl ではサポートされないため、write_sdf は VHDL ネットリストにアラインされず、結果としてこれは機能しません。

考えられる回避策は次のとおりです。

  1. 混合言語のサードパーティ シミュレータ ライセンスを持っている場合は、Vivado プロジェクト設定を Verilog に変更し、Verilog で合成後およびインプリメンテーション後のタイミング シミュレーションを実行できます。
    プロジェクトは VHDL ソースのままでも、シミュレーション ネットリストは Verilog になります。
    注記 : 今後のリリースでは、VHDL プロジェクトの場合、合成後およびインプリメンテーション後のタイミング シミュレーション オプションが淡色表示されるのではなく、有効なライセンスがあれば Verilog オプションを使用して実行できるようになる可能性があります。
     
  2. 混合言語のサードパーティ シミュレータ ライセンスを持っていない場合は、混合言語で Vivado ライセンスに含まれている Vivado シミュレータを使用するように、プロジェクト設定を変更します。


アンサー レコード リファレンス

マスター アンサー レコード

AR# 57127
日付 09/05/2014
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite - 2013.1
  • Vivado Design Suite - 2013.2
このページをブックマークに追加