AR# 57208

7 FPGA Gen3 Integrated Block for PCI Express v2.1 - 3DW TLP ヘッダーが AER ヘッダー ログ レジスタに 4DW TLP ヘッダーとして記録される

説明

問題の発生したバージョン : v2.1
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 54645) を参照

エラーを含む TLP が 3DW 形式/タイプ TLP である場合、コアは常に 4DW TLP を AER ヘッダー ログ レジスタに記録します。次はその例です。

  • Memory Read 3DW TLP + ECRC
    このパケットが AER に記録されると、ヘッダー ログ レジスタは 3DW Memory Read TLP ヘッダーと 1DW の ECRC 値を示します。
  • Memory Write 3DW TLP + 1DW Payload + ECRC
    このパケットが AER に記録されると、ヘッダー ログ レジスタは 3DW Memory Write TLP Header ヘッダーと 1DW の ペイロード データを示します。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性はありますが、以前のバージョンではそれを検証するテストは実行されていません。

ソリューション

現時点では、この問題の修復方法は用意されていません。ただし、最初の 3 つの DW によって 3DW 形式/タイプ TLP パケットであることが示されている場合には、4 つ目の DW を無視するようにソフトウェア (ドライバ / ユーザー ロジック) を設計できます。

改訂履歴
2013/8/22 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54645 Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 57208
日付 10/29/2013
ステータス アクティブ
種類 一般
IP