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AR# 57325

VC709 FPGA コネクティビティ キット 2013.2 TRD - ModelSim を使用してデザインをシミュレーションするとエラーが発生することがある

説明

VC709 コネクティビティ ターゲット リファレンス デザイン (v2013.2) の ModelSim シミュレーション フローを使用すると、何らかのエラーが発生し、ModelSim シミュレータでシミュレーションが最後まで実行されないことがあります。

ModelSim コンソールで表示される可能性のある内容の例は、次のとおりです。

# Top level modules 
            ten_gig_eth_pcs_pma_ip 
# Model Technology ModelSim SE-64 vlog 10.2c Compiler 2013.07 Jul 18 2013 
# ** Error: /export/ssd/proj/Cheetah_FPGA/devel/mliang/Cheetah/z_VC709_XC7VX690T-2FFG1761CES_fpga_PCIe_ptypes/v7_xt_conn_trd/ip_cores/dma/netlist/eval/dma_back_end_axi_enc.v(1): near "XlxVHYEB": syntax error, unexpected IDENTIFIER, expecting class 
# ** Error: /export/ssd/Mentor/Modelsim_se_10_2_c/modeltech/linux_x86_64/vlog failed. 
# Error in macro /export/ssd/proj/Cheetah_FPGA/devel/mliang/Cheetah/z_VC709_XC7VX690T-2FFG1761CES_fpga_PCIe_ptypes/v7_xt_conn_trd/vivado/project_1/xt_connectivity_trd.sim/sim_1/behav/board.do line 394 
# /export/ssd/Mentor/Modelsim_se_10_2_c/modeltech/linux_x86_64/vlog failed. 
# while executing 
# "vlog +define+USE_PIPE_SIM=1 +define+SIMULATION=1 +define+USE_DDR3_FIFO=1 +define+USE_XPHY=1 +define+NW_PATH_ENABLE=1 +define+x4Gb=1 +define+sg107E=1 ..."

ソリューション

2013.2 で QuestaSim/ModelSim シミュレーションを実行する場合、Vivado にデフォルトで含まれているものとは異なる NWL DMA モデルが必要になります。

QuestaSim/ModelSim シミュレーションを実行するには、次の手順に従います。

  1. GUI の [Project Manager] セクションで [Simulation Settings] をクリックし、[Target Simulator] が ModelSim/QuestaSim に設定されていることを確認します。
  2. [OK] をクリックします。次に、[Run Simulation] → [Run Behavioral Simulation] をクリックすると、ModelSim/QuestaSim が開きます。
    次に、上の「説明」セクションに示されているとおり、「<path>/dma_back_end_axi_enc.v(1): near "XlxVHYEB": syntax error...」というエラーが表示されます。これは、インプリメンテーションと Vivado 合成に使用される暗号化されたネットリストが ModelSim/QuestaSim によって認識されないためです。
  3. シミュレーションを最後まで実行するには、v7_xt_conn_trd/vivado/project_1/xt_connectivity_trd.sim/sim_1/behav の board.do ファイルの 465 行目で次を実行します。
    v7_xt_conn_trd/ip_cores/dma/netlist/eval/dma_back_end_axi_enc.v を v7_xt_conn_trd/ip_cores/dma/models/mti/dma_back_end_axi.vp に変更します。
  4. 次に、ModelSim/QuestaSim のログ ウィンドウで上方向矢印を使用し、前に実行したコマンド (-do <path>/board.do) を上に移動します。
  5. Enter キーを押し、board.do を実行します。
    これで、シミュレーションが最後まで実行されるようになります。


注記 :
このソリューションについては、VC709 コネクティビティ TRD デザインの zip ファイルに含まれている readme.txt でも説明されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51901 Virtex-7 FPGA VC709 コネクティビティ キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
AR# 57325
日付 10/30/2013
ステータス アクティブ
種類 一般
デバイス
  • Virtex-7
Boards & Kits
  • Virtex-7 FPGA VC709 Connectivity Kit
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