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AR# 57338

MIG 7 Series DDR3 - VHDL のみ - T0、T1、T2 に Addr/Cont グループ、T3 にデータ グループを含むバンクがピン配置にあると、書き込みキャリブレーション中にエラーが発生する

説明

問題の発生したバージョン : MIG 7 Series v1.9
修正されたバージョン : (ザイリンクス アンサー 54025) を参照

MIG 7 Series DDR3 VHDL デザインで T0、T1、T2 バイト レーンに Addr/Cont グループ、T3 バイト レーンにデータ グループを含むバンクがピン配置にあると、書き込みキャリブレーション中にエラーが発生します。この問題が発生するのは VHDL ベースの デザインだけで、Verilog に言語が設定された同じ MIG 7 シリーズのデザインはキャリブレーションできます。 

これによって書き込みキャリブレーション中にエラーが発生すると、「XXXXFF00AA5555AA」に類似した最近の書き込みパターンでエラーとなります。予測される書き込みキャリブレーション パターンは、「FF00AA5555AA9966」です。

ソリューション

これは、user_design/rtl/phy/mig_7series_v*_*_phy_top.vhd モジュール内の CTL_BYTE_LANE パラメーター計算の割り当てに関する RTL の問題です。問題は、アドレス/制御バイト レーン数が 3 のときに関数 CTL_BYTE_LANE_W 内の CTL_BYTE_LANE パラメーターの計算でバイト グループ T2 が考慮されていないことです。この計算の評価は、VHDL と Verilog の RTL で異なります。この問題は、添付のパッチで修正されています。パッチには、MIG 7 Series で生成されたデザインへのパッチの適用に関する説明が含まれています。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR57338.zip 16 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A
AR# 57338
日付 10/17/2013
ステータス アクティブ
種類 一般
デバイス
IP
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