AR# 57342

Virtex-7 FPGA Gen3 Integrated Block for PCI Express コア SRIOV サンプル デザイン シミュレーション

説明

このアンサーでは、PF および VF のコンフィギュレーション空間を読み書きしてSRIOV をシミュレーションするために Virtex-7 FPGA Gen3 Integrated Block for PCI Express コアに加える必要のある変更を、ダウンロード可能な PDF ファイルで説明します。

アンサーはウェブ ベースであり、情報は随時更新されます。PDF の最新版を入手するには、このアンサーを定期的に参照してください。

ソリューション

シングル ルート I/O 仮想化 (SR-IOV) は、単一の PCIe デバイスを複数の PCIe デバイスにすることができる PCI-SIG が定義するメカニズムです。これは物理関数 (PF) と仮想 (VF) によって実現されます。PF が自身の PCIe コンフィギュレーション空間全体を有する PCIe エンティティであるのに対し、VF は PF のサブセットであり、最低限のコンフィギュレーション空間定義が含まれています。

SRIOV 用にコンフィギュレーションされた Virtex-7 FPGA Gen3 Integrated Block for PCI Express コアを含むサンプル デザインをそのままシミュレーションすると、エラー メッセージが表示されます。 これは現在のサンプル デザイン シミュレーション テストベンチ (v2.1) が SRIOV をサポートしていないためです。このアンサーに添付されている PDF では、コンフィギュレーションされている PF および VF のコンフィギュレーション空間を読み書きできるようにするためにサンプル デザイン テスト ベンチに加える必要のある変更を詳しく説明します。

添付ファイル

関連添付ファイル

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
56802 ザイリンクス PCI Express に関連するアンサー N/A N/A
AR# 57342
日付 11/19/2013
ステータス アクティブ
種類 一般
IP