AR# 57370

2013.3 Vivado IP インテグレーター - デュアル DDR3 コントローラーのある VC709 に対するシステム レベルの接続に関する推奨事項

説明

このアンサーには、デュアル DDR3 コントローラーのある VC709 に対するシステム レベルの接続に関する推奨事項がまとめられています。

ソリューション

VC709 でのデュアル メモリ コントローラーを使用した設計

目標 :  VC709 ボードは 2 つの DDR3 SDRAM メモリから構成されています。 このサンプル デザインはこれら 2 つのメモリをボード上で使用します。

またこのデザインはデュアル コントローラー用に 1 つの MIG をコンフィギュレーションして使用します。

VC709 ボードを使用して設計する場合の注意事項 :

  • この 2 つのメモリはそれぞれ異なるクロック ソースからクロック供給を受けています。200MHz クリスタルはコントローラー J1 にクロックを供給し、233MHz クリスタルはボードの 2 番目のメモリ用にコントローラー J3 にクロックを供給します。
  • J3 の REFCLK は 200MHz で駆動されている J1 の SYSCLK を使用します。コンフィギュレーションの観点からいうと、REFCLK は SYSCLK、200MHz で駆動されているクロックに設定する必要があります。この場合、SYSCLK がそのクロックにあたるものと想定し、それを REFCLK に割り当てます*。
  • メモリ インターコネクトは、低いほうのクリスタル クロック周波数で駆動されている ui_clk によりクロック供給を受ける必要があります。このケースではコントローラー J1 からの 200MHz になります (c1 ではなく c0)*。
  • アーキテクチャの観点からいうと、この 2 つのコントローラーはそれぞれに異なるクロックからクロック供給を受けているため、2 つの異なるクロック ドメインに属しています。このため、J1 と J3 のそれぞれに対して MIG インターフェイスにより提供されるリセットを個別に使用する必要があります。これで、2 つの異なるドメインからクロック供給が行われていても、タイミング違反がなく、またデザインがタイミング要件を満たすことができるようにすることができます。
  • デバイスへのクロック供給には c0(J1) ui_addnal_clk からの (100MHz) を使用する必要があります。このため、J1 の proc_sys_rst がデバイス リセットを提供する必要があります。
  • proc_sys_rst ブロックは J3 (c1) および J1 (c0) のコントローラーからの mmcm_locked 信号をそれぞれ使用する必要があります。
  • デザインのタイミングが満たされるようにするには、proc_sys_rst の 1 つが、200MHz sysclk と同期している c0 (J1) によって生成される 100MHz クロック (slowest_sync_clk) により駆動されていることが重要です。これで J3 のマスター インターフェイスを除く、すべてのデバイス ロジックを proc_sys_rst が駆動します。
    もう 1 つの proc_sys_rst は c1_arestn を駆動するためにあり、J3 の 233MHz sysclk または c1_ui_clk によって駆動されます。これは MIG インターフェイスの c1_arestn および AXI メモリ インターコネクトの M01 (J3) aresetn ポートを駆動します。
    *ddr3_sdram_socket_j1_j3 に対し選択されている場合、ツールは自動的に MIG インスタンスをコンフィギュレーションします。

    ブロック デザイン

注意を要する接続

  • インターコネクト ACLK の接続 :
    メモリ インターコネクトは、MIG 周波数の中で最も低い周波数である c0(J1) ui_clk からの 200MHz によりクロック供給を受ける必要があります。この接続は既にボード自動化機能により処理されていて、ユーザーが変更する必要はありません。

  • コントローラーのマスター ポートへの接続 :
    MIG は 2 つのコントローラー用にコンフィギュレーションされているため、この 2 つのインターフェイスにリセットおよびクロック信号があります。M00 クロックは J1 の ui_clk (200MHz)、M01 クロックは J3 の ui_clk (233MHz) にそれぞれ対応しています。これらのクロックは MIG の ui_clk ポートからぞれぞれ接続する必要があります。
    M00 aresetn; は J1 の proc_sys_rst (peripheral_aresetn) からのリセット出力に接続し、M01 aresetn は J3 の proc_sys_rst (peripheral_aresetn) からのリセット出力に接続する必要があります。これらのリセットはそれぞれ個々のクロック ドメインに対応しているからです。
    2 つの MIG コントローラーの c0_aresetn および c1_aresetn ポートもそれぞれこれらのリセットに接続する必要があります。
AR# 57370
日付 11/04/2013
ステータス アーカイブ
種類 一般
デバイス