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AR# 57436

MIG 7 Series DDR3 - シングル ランク DDR3 RDIMM にチップ セレクト (CS_n) ピンが 1 本しかなく SPD レジスタがプログラムされない (実際 CS_n ピンは 2 本必要)

説明

問題の発生したバージョン : v2.0 rev1 以前のすべての MIG 7 Series バージョン
修正バージョン : MIG 7 Series v2.0 Rev1 (2013.3)

v2.0 rev1 以前のすべての MIG 7 Series バージョンで、CS ピンが 1 本の RDIMM シングル ランク デザインが生成されます。JEDEC DDR3 規格によると、シングル ランクの RDIMM デバイスには CS ピンが 2 本必要です。この 2 本の CS ピンは SPD レジスタのプログラムに使用されます。

v2.0 rev1 より前のバージョンの MIG 7 Series の場合、CS ピンが 1 本生成され、RDIMM SPD レジスタはプログラムされません。このため、デフォルトの SPD レジスタ プログラミングが常に使用されます。ほとんどのケースでこのデフォルト コンフィギュレーションは有効です。しかし、一部の RDIMM パーツでは、デフォルト プログラミングが無効で、両方の CS ピンを Low に保持した状態でのプログラミングが必要になります。

ソリューション

2.0 rev1 よりも前のバージョンの MIG 7 Series で製造段階にあるデザインの場合
何も問題が見られない場合、1 本の CS ピンと SPD レジスタのデフォルト コンフィギュレーションは有効です。しかし、MIG によって駆動されていない CS_n[1] ピンがフロート状態になっていないこと、またはメモリで Low に接続されていないことを必ず確認してください。両方の CS_n ピンが Low に駆動されていると、SPD レジスタが再プログラムされます。CS_n[1] が Low に駆動されていないことを確認してください。

SPD レジスタのデフォルト プログラミングが原因で問題が見られる場合は、MIG 7 Series v2.0 rev1 を使用することを推奨します。または次に説明する手動による回避策を利用してください。MIG 2.0 rev1 (Vivado Design Suite 2013.3 でリリース) は RDIMM データシートに基づき cs_n[1:0] ピンを 2 本正しく生成し SPD レジスタをプログラムします。2013.3 での SPD レジスタのプログラミングは機能的に正しいのですが、最適化のため 2013.4 で追加改善が行われる予定です。たとえば、MIG 2.0 rev1 では、このレジスタからの 4 つのクロック出力をすべて常にオフにするのですが、場合によっては 1 つか 2 つその出力が必要になることがあります。2013.4 ではこの点が改善される予定です。

製造中ではないデザインの場合
RDIMM デザインの生成には MIG 7 Series v2.0 rev1 を使用し、また 2 本の CS_n ピンで FPGA と RDIMM を接続する必要があります。

RTL への手動変更
1. RC1 SPD レジスタ プログラミングをアップデートします。
     - 生成された user_design/rtl/phy/mig_7series_vx_x_ddr_phy_init.v モジュールをこのアンサーに添付されているファイル (ターゲットの MIG リリースに対応するもの) に置き換えます。アップデートされたモジュールには正しい RC1 レジスタのプログラミングが含まれています。
        変更前 :
             localparam REG_RC1 = 8'b00000001; // Current version where all the clocks are enabled
        変更後 :
            localparam REG_RC1 = (RANKS <= 2) ? 8'b00110001 : 8'b00000001; // Older version where 0 and 3 clocks were enabled while disabling 1 and 2
2.v2.0 よりも前の MIG 7 Series デザインの場合は、電圧および温度のレジスタ設定もアップデートする必要があります。詳細は (ザイリンクス アンサー 55525) を参照してください。
     -  手順 1 を完了したら、次の最上位パラメーターを example_design/rtl/example_top.v and the user_design/rtl/core_name.v モジュールに追加し、MIG rtl 階層を通して mig_7series_vx_x_ddr_phy_init.v モジュールにこれらのパラメーターを渡します。
          - "DDR3_VDD_OP_VOLT"
              DDR3 1.5V の場合は 150 に設定
              DDR3L 1.35V の場合は 135 に設定
          - "VREF"
              Vref が外部から供給されている場合は EXTERNAL に設定
              Vref が外部から供給されている場合は INTERNAL に設定
           - "tCK" 
               これは既存のパラメーターですが mig_7series_vx_x_ddr_phy_init.v モジュールにマップする必要があります。
3. cs_n[1] ピンをデザインに追加します。  
     - example_design/rtl/example_top.v および user_design/rtl/core_name.v ファイルにある次のパラメーターを変更します。  次に示すようにこれらのパラメーターを手動で変更するか、または MIG 2.0 rev1 でターゲットのコアを生成し、そのパラメーターをこの古いバージョンのコアにコピーします。
          1.nCS_PER_RANK を 1 から 2 に変更します。CS_WIDTH は変更しないでください。1 が正しい設定です。
          2.cs_n[1] ロケーション マッピングを追加するため CS_MAP パラメーターを変更します。CS_MAP の設定については UG586 の表 1-93 を参照してください。  
          3.cs_n[1] のピット位置に 1 を含めるため PHY_x_BITLANES パラメーターをアップデートします。PHY_x_BITLANES の設定については UG586 の表 1-93 を参照してください。
     - ターゲットの XDC 内に cs_n[1] 制約を追加します。VCCAUX_IO、SLEW、IOSTANDARD、およびピンの LOC を追加する必要があります。  例
            # PadFunction: IO_L16N_T2_38 
            set_property VCCAUX_IO NORMAL [get_ports {ddr3_cs_n[1]}]   
            set_property SLEW FAST [get_ports {ddr3_cs_n[1]}]
            set_property IOSTANDARD SSTL15 [get_ports {ddr3_cs_n[1]}]
            set_property LOC E18 [get_ports {ddr3_cs_n[1]}]
4.  cs_n[1] ピンをアドレス/制御バンク内の空いているバイト レーンに追加する場合は、次の追加変更を行います。
     - 手順 3 の変更をすべて行います。
     - example_design/rtl/example_top.v および user_design/rtl/core_name.v ファイル内で BYTE_LANES_Bx パラメーターを変更します。追加されているバイト グループに対しこのパラメーターには 1 を設定します。BYTE_LANES_Bx の設定については UG586 の表 1-93 を参照してください。
     - ターゲットの XDC 内で新しく追加したバイト レーンに対し OUT_FIFO および PHASER_OUT 制約を追加します。

注記 : RDIMM にロードが 8 以上ある場合、MIG 7 Series デザインの RC3/4/5 に対しレジスタ制御設定は無効になります。詳細は (ザイリンクス アンサー 57221) を参照してください。この問題は 2013.4 で修正される予定です。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
57436.zip 125 KB ZIP

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A
AR# 57436
日付 10/08/2013
ステータス アクティブ
種類 既知の問題
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
IP
  • MIG 7 Series
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